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目录1

丛书序1

前言1

第1章　概述1

1.1 什么是HDL1

1.2 Verilog HDL概述1

1.2.1 什么是Verilog HDL1

1.2.2 Verilog HDL的历史1

1.3 Verilog HDL与VHDL的比较2

1.4 System Verilog3

1.5　小结3

第2章　初识Verilog HDL4

2.1 自顶向下的设计和自底向上的实现4

2.2 不同抽象级别的Verilog HDL模型6

2.3　描述数字电路系统的行为7

2.4　设计数字电路系统7

2.5 Verilog HDL的基本单元——模块8

2.6　逻辑功能描述的3种方法12

2.6.1　用assign描述逻辑功能12

2.6.2　用always描述逻辑功能13

2.6.3　利用创建实例来描述逻辑功能15

2.6.4　多个assign、always和实例间的关系16

2.7　块语句18

2.7.1 begin…end块18

2.7.2　for k…join块19

2.8 initial语句21

2.9　小结22

第3章　Veriilog HDL基本语法24

3.1　词法约定24

3.1.1　注释24

3.1.2　数字声明25

3.1.3　操作符27

3.1.5　关键字29

3.1.4　字符串29

3.1.7　空白符30

3.2　数据类型30

3.1.6　标识符30

3.2.1 线网型31

3.2.2　寄存器型32

3.2.3　参数型32

3.2.4　数组33

3.3　赋值语句34

3.3.1　连续赋值34

3.3.2　过程赋值34

3.4　条件结构40

3.4.1 if…else40

3.4.2 ease语句41

3.4.3 if…else嵌套与case的比较43

3.4.4　使用条件操作符实现条件结构44

3.5.2 while语句45

3.5　循环结构45

3.5.1 repeat语句45

3.5.3 for语句46

3.5.4 forever语句46

3.5.5 disable语句47

3.6　任务和函数47

3.6.1　任务48

3.6.2　函数50

3.7　预编译指令52

3.7.1　宏定义语句`define52

3.7.2　文件包含语句`inelude55

3.7.3　条件编译指令`ifdef、`else、`endif58

3.7.4　时间尺度`timescale60

3.8　小结62

标准64

4.1.1　对敏感列表所作的增强64

第4章高级语法64

4.1.2　对端口声明所作的增强66

4.1.3　对有符号型变量所作的增强67

4.1.4　增加乘方操作符“＊＊”67

4.1.5　对给寄存器型变量赋初值所作的增强68

4.1.6　对自动位宽扩展所作的增强68

4.2　门级建模69

4.3　用户自定义原语71

4.3.1　用户自定义原语简介71

4.3.2　使用三值逻辑描述组合逻辑电路73

4.3.3　使用用户自定义原语描述时序逻辑电路74

4.4　系统任务和函数77

4.4.1 用于暂停和退出仿真的系统任务77

4.4.2　用于监测信号的系统任务78

4.4.3　用于写文件的系统任务81

4.4.4　用于读文件的系统任务82

4.4.5　用于获取仿真时间的系统函数83

4.4.6　用于产生随机数的系统任务84

4.4.7　用于转换有符号数和无符号数的系统任务85

4.5　逻辑验证86

4.6　小结91

第5章　组合逻辑电路92

5.1　组合逻辑电路简介92

5.2　使用Verilog HDL描述组合逻辑电路93

5.3　常用组合逻辑的Verilog描述93

5.3.1　基本门电路94

5.3.2　三态门97

5.3.3　加法器98

5.3.4　比较器102

5.3.5　编码器104

5.3.6　译码器106

5.3.7　多路选择器108

5.4　简单运算单元109

5.5　小结111

第6章　时序逻辑电路112

6.1　时序逻辑电路简介112

6.2　使用Verilog HDL设计时序逻辑电路113

6.3　常用时序逻辑电路115

6.3.1　锁存器115

6.3.2　触发器118

6.3.3　寄存器122

6.3.4　移位寄存器124

6.3.5　计数器128

6.4　用流水线改善电路性能131

6.5　控制信号和数据信号的配合134

6.6　同步复位与异步复位135

6.7　小结139

7.2　设计有限状态机电路140

7.1　有限状态机简介140

7.2.1　设计流程140

第7章　有限状态机140

7.2.2　使用Verilog HDL设计有限状态机143

7.2.3　有限状态机的复位和无效状态的恢复147

7.3　有限状态机的设计156

7.3.1　序列检测器156

7.3.2　密码锁159

7.4　小结166

第8章　Verilog HDL的综合166

8.2　综合的概念167

8.3　逻辑综合的优点167

8.1　概述167

8.4　逻辑综合的一般流程168

8.4.1 Verilog HDL的综合过程168

8.4.2　综合过程的设计169

8.5　可综合风格设计的一般原则170

8.6　可综合风格的组合逻辑电路设计172

8.7　简单的可综合时序逻辑电路设计181

设计184

8.8.1　有限状态机的结构与原理184

8.8　具有可综合风格的有限状态机的184

8.8.2　有限状态机的一般设计步骤185

8.8.3　具有可综合风格的Moore型有限状态机的设计186

8.8.4　具有可综合风格的Mealy型有限状态机的设计193

8.8.5　可综合风格有限状态机的同步与复位203

8.9　小结204

第9章　常用典型模块的设计205

9.1　计数器的设计205

9.2　时序信号的检测模型的设计218

9.3　简化的交通信号灯控制模块的设计224

9.4　简单的UART的设计231

9.5　小结242

第10章　SPI总线及设计243

10.1 SPI总线概述243

10.2 SPI控制模块的设计244

10.2.1 SCK时钟逻辑模块的设计245

10.2.2 SPI状态控制模块的设计248

10.2.3 SPI接收数据模块的设计254

10.2.4 SPI发送数据模块的设计256

10.2.5 SPI控制模块的生成257

10.3 CPU/MCU接口模块设计260

10.4 SPI总线系统的设计267

10.5 SPI模块的仿真268

10.6　小结271

11.2 SDR SDRAM控制器的原理273

11.1 虚拟器件与IP核273

11.2.1 SDRAM概述273

第11章　SDRAM控制器设计273

11.2.2 SDR SDRAM控制器的结构274

11.3 SDR SDRAM控制器的设计276

11.4　小结300

12.1.1　软件要求301

12.1　设计准备301

12.1.2　ISE软件的运行和ModelSim的配置301

第12章　开发工具入门301

12.2　用Verilog HDL设计输入302

12.2.1　创建一个新的工程项目302

12.2.2　创建设计模块的源文件303

12.2.3　利用模板向导生成设计305

12.3　对设计的模块进行仿真306

12.3.1　测试平台波形源文件的创建306

12.3.2　初始化输入波形308

12.3.3　仿真输出308

12.3.4　调用ModelSim对设计进行仿真310

12.4　设计模块的综合313

12.4.1　利用ISE开发环境对设计进行综合313

12.4.2　综合结果报表分析314

12.4.3　综合输出的原理网318

12.5.1　运行Implement Design（设计实现）319

12.5.2　利用资源分配器（Floorplanner）查看布局布线结果319

12.5　设计的实现319

12.6　原理图输入的设计方法320

12.6.1 利用创建的Verilog HDL模块生成原理图模块320

12.6.2　创建一个新的原理图文件321

12.6.3　例化六十进制计数器模块322

12.6.4　为原理图添加连线323

12.6.5　为连线添加网络名324

12.6.6　为各引脚添加输入输出标记325

12.6.7　由原理图文件生成Verilog HDL文件326

12.7　用EDIF方式输入的设计327

12.8　小结329

参考文献330

4.1 Verilog IEEE 1364-2001