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第1章 半导体器件1

1.1 N型半导体和P型半导体1

1.2 PN结二极管2

1.2.1 PN结自建电压3

1.2.2 理想PN结二极管方程3

1.3 双极型晶体管4

1.4 金属-氧化物-半导体场效应晶体管5

1.4.1 线性模型6

1.4.2 非线性模型6

1.4.3 阈值电压8

1.4.4 衬底偏置效应9

1.4.5 亚阈值电流9

1.4.6 亚阈值理想因子的推导9

1.5 CMOS器件面临的挑战10

1.6 结型场效应晶体管13

1.7 肖特基势垒栅场效应晶体管14

1.8 高电子迁移率晶体管14

1.9 无结场效应晶体管15

1.9.1 圆柱体全包围栅无结场效应晶体管突变耗尽层近似器件模型17

1.9.2 圆柱体全包围栅无结场效应晶体管完整器件模型18

1.9.3 无结场效应晶体管器件制作20

1.10 量子阱场效应晶体管22

1.11 小结26

参考文献26

第2章 集成电路制造工艺发展趋势30

2.1 引言30

2.2 横向微缩所推动的工艺发展趋势31

2.2.1 光刻技术31

2.2.2 沟槽填充技术32

2.2.3 互连层RC延迟的降低33

2.3 纵向微缩所推动的工艺发展趋势35

2.3.1 等效栅氧厚度的微缩35

2.3.2 源漏工程36

2.3.3 自对准硅化物工艺37

2.4 弥补几何微缩的等效扩充37

2.4.1 高k金属栅38

2.4.2 载流子迁移率提高技术39

2.5 展望40

参考文献40

第3章 CMOS逻辑电路及存储器制造流程42

3.1 逻辑技术及工艺流程42

3.1.1 引言42

3.1.2 CMOS工艺流程44

3.1.3 适用于高k栅介质和金属栅的栅最后形成或置换金属栅CMOS工艺流程51

3.1.4 CMOS与鳍式MOSFET（FinFET）51

3.2 存储器技术和制造工艺53

3.2.1 概述53

3.2.2 DRAM和eDRAM53

3.2.3 闪存54

3.2.4 FeRAM56

3.2.5 PCRAM56

3.2.6 RRAM57

3.2.7 MRAM59

3.2.8 3D NAND59

3.2.9 CMOS图像传感器62

3.3 无结场效应晶体管器件结构与工艺64

参考文献67

第4章 电介质薄膜沉积工艺71

4.1 前言71

4.2 氧化膜/氮化膜工艺71

4.3 栅极电介质薄膜76

4.3.1 栅极氧化介电层-氮氧化硅（SiOx Ny）76

4.3.2 高k栅极介质79

4.4 半导体绝缘介质的填充83

4.4.1 高密度等离子体化学气相沉积工艺83

4.4.2 O3-TEOS的亚常压化学气相沉积工艺87

4.5 超低介电常数薄膜90

4.5.1 前言90

4.5.2 RC delay对器件运算速度的影响91

4.5.3 k为2.7 ～3.0的低介电常数材料92

4.5.4 k为2.5 的超低介电常数材料94

4.5.5 刻蚀停止层与铜阻挡层介电常数材料95

参考文献96

第5章 应力工程98

5.1 简介98

5.2 源漏区嵌入技术99

5.2.1 嵌入式锗硅工艺99

5.2.2 嵌入式碳硅工艺101

5.3 应力记忆技术103

5.3.1 SMT技术的分类103

5.3.2 SMT的工艺流程104

5.3.3 SMT氮化硅工艺介绍及其发展105

5.4 双极应力刻蚀阻挡层106

5.5 应力效应提升技术108

参考文献110

第6章 金属薄膜沉积工艺及金属化112

6.1 金属栅112

6.1.1 金属栅极的使用112

6.1.2 金属栅材料性能的要求112

6.2 自对准硅化物117

6.2.1 预清洁处理117

6.2.2 镍铂合金沉积119

6.2.3 盖帽层TiN沉积120

6.3 接触窗薄膜工艺121

6.3.1 前言121

6.3.2 主要的问题121

6.3.3 前处理工艺122

6.3.4 PVD Ti123

6.3.5 TiN制程124

6.3.6 W plug制程125

6.4 金属互连126

6.4.1 前言126

6.4.2 预清洁工艺127

6.4.3 阻挡层128

6.4.4 种子层131

6.4.5 铜化学电镀132

6.4.6 洗边和退火138

6.5 小结141

参考文献141

第7章 光刻技术144

7.1 光刻技术简介144

7.1.1 光刻技术发展历史144

7.1.2 光刻的基本方法144

7.1.3 其他图像传递方法146

7.2 光刻的系统参数147

7.2.1 波长、数值孔径、像空间介质折射率147

7.2.2 光刻分辨率的表示149

7.3 光刻工艺流程151

7.4 光刻工艺窗口以及图形完整性评价方法156

7.4.1 曝光能量宽裕度，归一化图像对数斜率（NILS）156

7.4.2 对焦深度（找平方法）158

7.4.3 掩膜版误差因子161

7.4.4 线宽均匀性165

7.4.5 光刻胶形貌172

7.4.6 对准、套刻精度174

7.4.7 缺陷的检测、分类、原理以及排除方法180

7.5 相干和部分相干成像183

7.5.1 光刻成像模型，调制传递函数183

7.5.2 点扩散函数193

7.5.3 偏振效应195

7.5.4 掩膜版三维尺寸效应198

7.6 光刻设备和材料198

7.6.1 光刻机原理介绍198

7.6.2 光学像差及其对光刻工艺窗口的影响201

7.6.3 光刻胶配制原理205

7.6.4 掩膜版制作介绍208

7.7 与分辨率相关工艺窗口增强方法210

7.7.1 离轴照明210

7.7.2 相移掩膜版212

7.7.3 亚衍射散射条215

7.7.4 光学邻近效应修正219

7.7.5 二重图形技术221

7.7.6 浸没式光刻223

7.7.7 极紫外光刻224

参考文献225

第8章 干法刻蚀229

8.1 引言229

8.1.1 等离子刻蚀229

8.1.2 干法刻蚀机的发展229

8.1.3 干法刻蚀的度量232

8.2 干法刻蚀建模234

8.2.1 基本原理模拟234

8.2.2 经验模型236

8.3 先进的干法刻蚀反应器240

8.3.1 泛林半导体240

8.3.2 东京电子241

8.3.3 应用材料241

8.4 干法刻蚀应用242

8.4.1 浅槽隔离（STI）刻蚀243

8.4.2 多晶硅栅刻蚀243

8.4.3 栅侧墙刻蚀247

8.4.4 钨接触孔刻蚀249

8.4.5 铜通孔刻蚀252

8.4.6 电介质沟槽刻蚀256

8.4.7 铝垫刻蚀259

8.4.8 灰化261

8.4.9 新近出现的刻蚀262

8.5 先进的刻蚀工艺控制266

参考文献267

第9章 集成电路制造中的污染和清洗技术270

9.1 IC制造过程中的污染源270

9.2 IC污染对器件的影响270

9.3 晶片的湿法处理概述272

9.3.1 晶片湿法处理的要求272

9.3.2 晶片湿法处理的机理272

9.3.3 晶片湿法处理的范围273

9.4 晶片表面颗粒去除方法273

9.4.1 颗粒化学去除273

9.4.2 颗粒物理去除274

9.5 制程沉积膜前/后清洗276

9.6 制程光阻清洗277

9.7 晶片湿法刻蚀技术279

9.7.1 晶片湿法刻蚀过程原理280

9.7.2 硅湿法刻蚀280

9.7.3 氧化硅湿法刻蚀280

9.7.4 氮化硅湿法刻蚀282

9.7.5 金属湿法刻蚀283

9.8 晶背/边缘清洗和膜层去除284

9.9 65nm和45nm以下湿法处理难点以及HKMG湿法应用286

9.9.1 栅极表面预处理286

9.9.2 叠层栅极：选择性刻蚀和清洗287

9.9.3 临时poly-Si去除290

9.10 湿法清洗机台及其冲洗和干燥技术291

9.10.1 单片旋转喷淋清洗机291

9.10.2 批旋转喷淋清洗机292

9.10.3 批浸泡式清洗机293

9.11 污染清洗中的测量与表征294

9.11.1 颗粒量测294

9.11.2 金属离子检测295

9.11.3 四探针厚度测量295

9.11.4 椭圆偏光厚度测量295

9.11.5 其他度量296

参考文献296

第10章 超浅结技术298

10.1 简介298

10.2 离子注入298

10.3 快速热处理工艺303

参考文献307

第11章 化学机械平坦化311

11.1 引言311

11.2 浅槽隔离抛光312

11.2.1 STI CMP的要求和演化312

11.2.2 氧化铈研磨液的特点313

11.2.3 固定研磨粒抛光工艺314

11.3 铜抛光317

11.3.1 Cu CMP的过程和机理317

11.3.2 先进工艺对Cu CMP的挑战319

11.3.3 Cu CMP产生的缺陷320

11.4 高k金属栅抛光的挑战324

11.4.1 CMP在高k金属栅形成中的应用324

11.4.2 ILD？ CMP的方法及使用的研磨液325

11.4.3 Al CMP的方法及使用的研磨液326

11.5 GST抛光（GST CMP）326

11.5.1 GST CMP的应用326

11.5.2 GST CMP的挑战327

11.6 小结327

参考文献327

第12章 器件参数和工艺相关性329

12.1 MOS电性参数329

12.2 栅极氧化层制程对MOS电性参数的影响330

12.3 栅极制程对MOS电性参数的影响331

12.4 超浅结对MOS电性参数的影响331

12.5 金属硅化物对MOS电性参数的影响332

12.6 多重连导线333

第13章 可制造性设计334

13.1 介绍334

13.2 DFM技术和工作流程337

13.2.1 光刻DFM337

13.2.2 Metal-1图形的例子339

13.3 CMP DFM341

13.4 DFM展望343

参考文献344

第14章 半导体器件失效分析346

14.1 失效分析概论346

14.1.1 失效分析基本原则346

14.1.2 失效分析流程347

14.2 失效分析技术350

14.2.1 封装器件的分析技术350

14.2.2 开封技术352

14.2.3 失效定位技术353

14.2.4 样品制备技术365

14.2.5 微分析技术366

14.2.6 表面分析技术376

14.3 案例分析378

参考文献383

第15章 集成电路可靠性介绍384

15.1 热载流子效应（HCI）385

15.1.1 HCI的机理385

15.1.2 HCI寿命模型385

15.2 负偏压温度不稳定性（NBTI）388

15.2.1 NBTI机理388

15.2.2 NBTI模型388

15.3 经时介电层击穿（TDDB）391

15.4 电压斜坡（V-ramp）和电流斜坡（J-ramp）测量技术391

15.5 氧化层击穿寿命预测393

15.6 电迁移393

15.7 应力迁移394

15.8 集成电路可靠性面临的挑战395

15.9 结论396

第16章 集成电路测量397

16.1 测量系统分析397

16.1.1 准确性和精确性397

16.1.2 测量系统的分辨力397

16.1.3 稳定分析398

16.1.4 位置分析398

16.1.5 变异分析399

16.1.6 量值的溯源、校准和检定402

16.2 原子力显微镜402

16.2.1 仪器结构402

16.2.2 工作模式403

16.3 扫描电子显微镜404

16.4 椭圆偏振光谱仪406

16.5 统计过程控制410

16.5.1 统计控制图411

16.5.2 过程能力指数415

16.5.3 统计过程控制在集成电路生产中的应用416

参考文献417

第17章 良率改善418

17.1 良率改善介绍418

17.1.1 关于良率的基础知识418

17.1.2 失效机制422

17.1.3 良率学习体系425

17.2 用于良率提高的分析方法431

17.2.1 基本图表在良率分析中的应用431

17.2.2 常用的分析方法435

17.2.3 系统化的良率分析方法437

第18章 测试工程440

18.1 测试硬件和程序440

18.1.1 测试硬件440

18.1.2 测试程序440

18.1.3 缺陷、失效和故障441

18.2 储存器测试442

18.2.1 储存器测试流程442

18.2.2 测试图形442

18.2.3 故障模型443

18.2.4 冗余设计与激光修复443

18.2.5 储存器可测性设计444

18.2.6 老化与测试445

18.3 IDDQ测试445

18.3.1 IDDQ测试和失效分析446

18.3.2 IDDQ测试与可靠性446

18.4 数字逻辑测试446

18.5 可测性设计448

18.5.1 扫描测试448

18.5.2 内建自测试449

参考文献450

第19章 芯片封装451

19.1 传统的芯片封装制造工艺451

19.1.1 减薄（Back Grind）451

19.1.2 贴膜（Wafer Mount）451

19.1.3 划片（Wafer Saw）451

19.1.4 贴片（Die Attach）453

19.1.5 银胶烘焙（Epoxy Curing）454

19.1.6 打线键合（Wire Bond）455

19.1.7 塑封成型（压模成型，Mold）457

19.1.8 塑封后烘焙（Post Mold Curing）459

19.1.9 除渣及电镀（Deflash and Plating）459

19.1.10 电镀后烘焙（Post Plating Baking）460

19.1.11 切筋整脚成型（Trim/From）460

19.2 大电流的功率器件需用铝线键合工艺取代金线键合工艺462

19.3 QFN的封装与传统封装的不同点463

19.4 铜线键合工艺取代金线工艺464

19.5 立体封装（3D Package）形式简介464

19.5.1 覆晶式封装（Flip-Chip BGA）464

19.5.2 堆叠式封装（Stack Multi-chip package）465

19.5.3 芯片覆晶式级封装（WLCSP）465

19.5.4 芯片级堆叠式封装（TSV package）466

参考文献467