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第1章 VHDL介绍1

1.1 VHDL术语1

1.2 在VHDL中描述硬件2

1.3 Entity实体2

1.3.1 结构体3

1.3.2 并行信号赋值3

1.3.3 事件安排4

1.3.4 语句并行性4

1.3.5 结构设计4

1.3.6 顺序行为6

1.3.7 进程语句6

1.3.8 进程声明区域7

1.3.9 进程语句部分7

1.3.10 进程的执行7

1.3.11 顺序语句7

1.3.12 结构体选择7

1.3.13 配置语句8

1.3.14 配置的作用8

本章小结9

第2章 行为建模10

2.1 行为建模入门10

2.2 传输延迟与惯性延迟12

2.2.1 惯性延迟13

2.2.2 传输延迟14

2.2.3 惯性延迟模型14

2.2.4 传输延迟模型15

2.3 仿真delta15

2.4 驱动器17

2.4.1 驱动器的创建18

2.4.2 坏的多驱动模型18

2.5 类属19

2.6 块语句21

2.6.1 块的构成21

2.6.2 块的保护25

本章小结26

第3章 顺序进程27

3.1 进程语句27

3.1.1 敏感列表27

3.1.2 进程举例27

3.2 信号赋值与变量赋值29

3.2.1 不正确的mux例子29

3.2.2 正确的mux例子31

3.3 顺序语句32

3.4 IF语句32

3.5 CASE语句34

3.6 LOOP循环35

3.6.1 LOOP语句35

3.6.2 NEXT语句37

3.7 EXIT语句38

3.8 ASSERT语句40

3.9 WAIT语句42

3.9.1 WAIT ON信号44

3.9.2 WAIT UNTIL布尔表达式44

3.9.3 WAIT FOR时间表达式45

3.9.4 多重WAIT条件45

3.9.5 WAIT超时45

3.9.6 敏感列表和WAIT语句47

3.10 并行赋值问题48

3.11 被动进程51

本章小结53

第4章 数据类型54

4.1 对象类型54

4.1.1 信号54

4.1.2 变量56

4.1.3 常数57

4.2 数据类型57

4.2.1 标量类型58

4.2.2 复合类型64

4.2.3 不完整类型73

4.2.4 文件类型77

4.3 文件类型的注意事项79

4.4 子类型79

本章小结81

第5章 子程序和程序包82

5.1 子程序82

5.1.1 函数82

5.1.2 转换函数84

5.1.3 解出函数90

5.1.4 过程100

5.2 程序包103

5.2.1 程序包声明103

5.2.2 延迟常数103

5.2.3 子程序的声明104

5.2.4 程序包体104

本章小结107

第6章 预定义属性108

6.1 数值类属性108

6.1.1 数据类型的数值属性108

6.1.2 数组的数值属性110

6.1.3 块的数值属性112

6.2 函数类属性114

6.2.1 数据类型的函数属性114

6.2.2 数组的函数属性116

6.2.3 信号的函数属性118

6.2.4 ′EVENT属性和′LAST_VALUE属性119

6.2.5 ′LAST_EVENT属性120

6.2.6 ′ACTIVE属性和′LAST_ACTIVE属性121

6.3 信号类属性121

6.3.1 ′DELAYED信号延迟属性122

6.3.2 ′STABLE信号稳定属性124

6.3.3 ′QUIET信号静止属性126

6.3.4 ′TRANSACTION事务属性128

6.4 类型类属性128

6.5 范围类属性129

本章小结130

第7章 配置131

7.1 默认配置131

7.2 元件配置133

7.2.1 低层配置135

7.2.2 实体—结构体对配置136

7.2.3 端口映射137

7.3 实体映射138

7.4 配置中的类属140

7.5 在结构体中指定类属参数值142

7.6 在配置中指定类属参数值144

7.7 板—插座—芯片描述方法150

7.8 块的配置152

7.9 结构体的配置154

本章小结156

第8章 VHDL高级特性157

8.1 重载157

8.1.1 子程序重载157

8.1.2 重载运算符161

8.2 别名165

8.3 限定表达式165

8.4 用户自定义属性167

8.5 生成语句169

8.5.1 规则生成语句169

8.5.2 不规则生成语句170

8.6 文件输入／输出程序包TextIO173

本章小结177

第9章 综合178

9.1 寄存器传输级（RTL）描述178

9.2 约束条件182

9.2.1 时序约束条件182

9.2.2 时钟约束条件183

9.3 属性183

9.3.1 负载183

9.3.2 驱动184

9.3.3 到达时间184

9.4 工艺库184

9.5 综合186

9.5.1 转换186

9.5.2 优化布尔方程186

9.5.3 展平186

9.5.4 因子分解187

9.5.5 门级映射188

本章小结190

第10章 VHDL综合设计191

10.1 简单的门——并行赋值语句191

10.2 IF控制语句192

10.3 Case控制语句194

10.4 简单的顺序语句196

10.5 异步复位197

10.6 异步预置位和清零198

10.7 复杂的顺序语句200

10.8 4位移位寄存器202

10.9 状态机设计举例203

本章小结207

第11章 高级设计流程208

11.1 RTL仿真208

11.2 VHDL综合210

11.3 门级功能验证215

11.4 布局与布线215

11.5 版图时序仿真216

11.6 静态定时分析217

本章小结217

第12章 顶层系统设计218

12.1 CPU设计218

12.2 顶层系统的操作218

12.3 指令系统219

12.4 简单的指令表述219

12.5 CPU顶层设计221

12.6 块复制操作226

本章小结227

第13章 CPU：综合描述228

13.1 ALU（算术逻辑单元）230

13.2 Comp（比较器）232

13.3 Control（控制模块）234

13.4 Reg（寄存器）241

13.5 Regarray（寄存器阵列）242

13.6 Shift（移位）243

13.7 Trireg（三态寄存器）245

本章小结246

第14章 CPU:RTL仿真247

14.1 测试平台247

14.1.1 测试平台的分类248

14.1.2 只有激励的测试平台249

14.1.3 完全测试平台253

14.1.4 特定仿真器256

14.1.5 混合测试平台257

14.1.6 快速测试平台260

14.2 CPU仿真263

本章小结267

第15章 CPU设计：综合结果268

本章小结273

第16章 布局布线274

16.1 布局布线过程274

16.2 器件的布局布线276

16.2.1 创建工程276

16.2.2 后续步骤278

本章小结280

第17章 CPU:VITAL仿真281

17.1 VITAL库281

17.2 VITAL仿真过程概览282

17.3 VITAL实现282

17.4 简单VITAL模型283

17.5 VITAL结构体285

17.5.1 连线延迟部分285

17.5.2 触发器例子286

17.6 SDF文件290

17.7 VITAL仿真291

17.8 反标注仿真294

本章小结294

第18章 快速调试技术295

18.1 分析工具296

18.2 调试296

18.3 CPU设计调试296

18.3.1 创建工程296

18.3.2 指定顶层参数298

18.3.3 指定工程参数298

18.4 分析信号300

18.5 编写待分析设计300

18.6 实现新的设计301

18.7 开始调试301

18.8 使能断点301

18.9 触发位置302

18.10 波形显示302

18.11 设置观察点303

18.12 复杂触发304

本章小结304

附录A305

附录B329

附录C337

附录D339

D.1 别名（Alias）339

D.2 属性变化339

D.3 位串文字341

D.4 延时长度（DELAY_LENGTH）子类型341

D.5 直接例化341

D.6 扩展标识符342

D.7 文件操作342

D.8 外部接口344

D.9 生成语句变化344

D.10 全局静态赋值344

D.11 组345

D.12 追加绑定345

D.13 延迟进程346

D.14 纯函数和非纯函数347

D.15 脉冲滤除347

D.16 报告（Report）语句348

D.17 共享变量348

D.18 移位操作符349

D.19 语法一致性350

D.20 无影响351

D.21 同或（XNOR）操作符352