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第一章 微电子设计的基础知识1

1.1快速发展的微电子技术1

1.1.1快速发展的微电子技术1

1.1.2高速发展的微电子设计及其目前状况2

1.1.3多媒体计算机的接口电路4

1.1.4为什么需要硬件描述语言4

1.1.5本书的写作目的和结构特点5

1.2VerilogHDL的基础知识6

1.2.1功能模块6

1.2.1.1电路描述的抽象层次6

1.2.1.2模块的映射8

1.2.1.3模块的测试9

1.2.1.4示例10

1.2.2数据类型12

1.2.2.1物理型变量13

1.2.2.2抽象型数据13

1.2.2.3数据类型说明14

1.2.2.4表达式15

1.2.2.5不定态x和高阻态z的若干问题17

1.2.2.6负数18

1.2.3语句18

1.2.3.1赋值语句18

1.2.3.2控制语句21

1.2.4几个重要的概念24

1.2.4.1时间（time）和事件（event）的概念24

1.2.4.2并行的概念27

1.2.4.3函数和任务28

1.3典型功能模块的Verilog描述28

1.3.1组合电路设计示例29

1.3.1.1数据分配器29

1.3.1.2译码电路和编码电路31

1.3.2时序电路设计示例35

1.3.2.1同步计数器35

1.3.2.2移位寄存器37

1.3.3有限状态机38

1.3.3.1有限状态机的定义及分类38

1.3.3.2状态机的状态图及状态表39

1.3.3.3简单状态机分析40

1.3.4复杂逻辑电路设计43

1.4与综合相关的问题45

1.4.1综合46

1.4.1.1综合与可综合性46

1.4.1.2HDL综合47

1.4.2可重复使用功能块、IP产业和SOC48

1.4.3验证49

1.4.4深亚微米/超深亚微米设计中的新问题52

1.5可编程逻辑器件55

1.5.1可编程逻辑器件综述55

1.5.1.1可编程逻辑器件的发展概况56

1.5.1.2可编程逻辑器件的分类57

1.5.1.3可编程ASIC的发展趋势57

1.5.2可编程逻辑器件（PLD）简介58

1.5.2.1PLD器件的逻辑约定58

1.5.2.2PLD的基本结构60

1.5.3FPGA/CPLD简介62

1.5.3.1FPGA简介62

1.5.3.2CPLD简介63

1.5.3.3FPGA/CPLD优点63

1.5.4可编程逻辑结构64

1.5.4.1可编程的逻辑块66

1.5.4.2输入/输出功能块66

1.5.4.3可编程的内部连线资源67

1.5.4.4片内RAM67

1.5.5FPGA/CPLD设计流程68

1.5.6FPGA/CPLD开发系统69

1.5.6.1时序约束70

1.5.6.2静态时序分析71

1.5.6.3Xilinx FPGA的开发系统Xilinx XACT71

1.5.7各种FPGA/CPLD的特性、限制与设计上的问题73

1.5.7.1等效的门容量73

1.5.7.2FPGA/CPLD的速度和时延特性74

1.5.7.3FPGA/CPLD的速度比较75

1.5.7.4各FPGA/CPLD的特性与设计上常见的问题75

第二章 IIC总线接口的设计77

2.1IIC总线简介78

2.1.1IIC总线的基本概念78

2.1.2IIC总线协议简介79

2.2IIC接口的顶层设计82

2.2.1内部通讯协议83

2.2.2IIC接口的顶层与模块划分85

2.2.3控制寄存器87

2.2.4数据缓存器87

2.3IIC接口的第二层88

2.3.1状态定义88

2.3.2正常数据传输的状态转移设计89

2.3.3传输过程中的安全考虑89

2.3.4状态转移的Verilog描述90

2.3.5典型操作的时序设计94

2.4IIC接口的第三层设计95

2.4.1内部通讯功能块的设计95

2.4.1.1算法设计96

2.4.1.2RTL描述96

2.4.2控制寄存器的设计97

2.4.2.1算法设计98

2.4.2.2RTL描述99

2.4.3数据缓存器的设计101

2.4.3.1算法设计101

2.4.3.2RTL描述102

2.4.4外部时钟功能块的设计105

2.4.4.1算法设计105

2.4.4.2RTL描述107

2.4.5读写指针功能块的设计110

2.4.5.1算法设计110

2.4.5.2RTL描述110

2.4.6数据转换功能块的设计112

2.4.6.1算法设计112

2.4.6.2RTL描述112

2.4.7传输位计数功能块的设计114

2.4.7.1算法设计114

2.4.7.2RTL描述115

2.4.8外部通讯功能块的设计117

2.4.8.1握手功能117

2.4.8.2主IIC数据传输功能119

2.4.8.3错误检测功能122

2.5IIC总线接口的仿真平台“硬件”环境122

结束语124

第三章 IIS总线接口的设计125

3.1IIS总线协议简介125

3.1.1IIS总线的基本概念126

3.1.1.1数据发送端和数据接收端126

3.1.1.2主IIS和从IIS126

3.1.2IIS总线协议简介126

3.2IIS总线接口的顶层设计127

3.2.1内部通讯协议设计128

3.2.2IIS接口的顶层设计与模块划分130

3.2.3寄存器的设计132

3.3IIS接口的第二层设计133

3.3.1接收器的设计133

3.3.1.1声道启动信号的设计133

3.3.1.2移位寄存器与隔离寄存器的设计135

3.3.2组合器的设计138

3.3.3发送器功能块的设计147

3.3.3.1PCI-Master通讯协议的状态机实现147

3.3.3.2FIFO动态调整的设计151

3.3.3.38×32位FIFO的设计153

3.3.4寄存器功能块的设计156

3.4IIS总线接口的仿真160

3.4.1仿真“硬件”环境的建立160

3.4.2IIS总线接口的功能仿真项目167

结束语167

第四章 PCI总线接口的设计168

4.1PCI总线协议简介168

4.1.1PCI总线信号的定义169

4.1.1.1系统信号169

4.1.1.2地址/数据总线169

4.1.1.3接口控制信号170

4.1.1.4仲裁信号（只用于主PCI）170

4.1.1.5错误报告信号170

4.1.2PCI总线命令171

4.1.3PCI总线的编址空间172

4.1.3.1I/O地址空间172

4.1.3.2内存地址空间172

4.1.3.3配置地址空间172

4.1.4PCI总线读写的基本协议173

4.1.5PCI总线上的一些时间约定174

4.1.6PCI总线的结束方式174

4.1.6.1主PCI终止进程174

4.1.6.2从PCI终止进程请求175

4.2PCI总线接口的顶层设计177

4.2.1PCI接口设计的总体考虑178

4.2.2PCI接口内侧协议180

4.2.2.1从PCI内侧协议180

4.2.2.2主PCI内侧协议181

4.2.3PCI接口的顶层185

4.2.4PCI接口寄存器186

4.2.4.1配置寄存器186

4.2.4.2控制寄存器187

4.3PDA模块188

4.4从PCI模块191

4.4.1从PCI的总体设计192

4.4.2从PCI接口的第二层设计194

4.4.2.1内、外状态机的状态定义194

4.4.2.2内、外状态机的状态转移195

4.4.2.3内、外状态机的HDL描述197

4.4.3从PCI总线接口的第三层设计207

4.4.3.1命令译码功能块的设计207

4.4.3.2缓存器功能块的设计209

4.4.3.3安全性所需要的控制信号设计212

4.5主PCI215

4.5.1主PCI的总体设计216

4.5.2主PCI的第二层设计217

4.5.2.1状态定义217

4.5.2.2状态转移218

4.5.2.3状态机的HDL描述219

4.5.3主PCI的第三层设计222

4.5.3.1Master Time与Devsel Timer的设计223

4.5.3.2缓存器的设计225

4.6ARB模块231

4.6.1ARB的总体设计232

4.6.2ARB模块的第二层设计234

4.6.2.1状态定义与状态说明234

4.6.2.2状态转移及HDL描述234

4.6.3ARB模块的第三层设计239

4.7PAR模块的设计245

结束语248

第五章 VMI总线接口的设计249

5.1VMI总线协议简介250

5.1.1VMI总线信号250

5.1.2VMI总线时序251

5.2VMI总线接口的顶层254

5.2.1内部通讯协议255

5.2.2数据传输模式的设计256

5.2.2.1直接数据传输模式256

5.2.2.2间接-1型传输模式257

5.2.2.3间接-2型传输模式257

5.2.2.4DMA数据传输模式257

5.2.3VMI外设通讯时钟和进程终止258

5.2.3.1VMI总线时钟的发生258

5.2.3.2进程终止方式258

5.2.4VMI总线接口的顶层设计与模块划分259

5.2.5寄存器的设计261

5.3VMI总线接口的第二层设计263

5.3.1状态定义与状态转移图263

5.3.2状态机的HDL描述265

5.3.3关键控制信号的设计269

5.4VMI总线接口的第三层设计275

5.4.1寄存器模块的设计275

5.4.1.1寄存器模块的功能分析与算法级设计275

5.4.1.2寄存器模块的RTL设计276

5.4.2数据通道模块的设计286

5.4.2.1数据通道模块的算法设计286

5.4.2.2数据通道功能块的RTL描述287

结束语291

第六章 SGRAM总线接口SBI的设计292

6.1SGRAM接口通讯协议简介292

6.1.1存储器的分类与特点292

6.1.1.1动态随机存储器（DRAM，Dynamic RAM）293

6.1.1.2静态随机存储器（SRAM，Static RAM）293

6.1.1.3快闪存储器（Flash Memory）和铁电体随机存储器（Ferroelectric RAM）293

6.1.2SGRAM总线通讯协议简介294

6.1.2.1SGRAM总线信号294

6.1.2.2SGRAM总线典型读写时序295

6.2SGRAM总线接口的顶层设计295

6.2.1SBI在待设计芯片中的位置和总体考虑296

6.2.2SBI接口内部通讯协议297

6.2.2.1SBI内侧协议的制定规则298

6.2.2.2SBI接口内侧协议时序299

6.2.2.3SBI接口内侧协议的设计技巧302

6.2.3SBI接口的总体设计302

6.2.4SBI接口的控制寄存器304

6.3SGRAM传输接口的第二层设计304

6.3.1读时钟选择模块的设计305

6.3.1.1读周期同步问题的提出305

6.3.1.2虚拟时钟相位空间的设计方法305

6.3.1.3读时钟选择模块的RTL级设计307

6.3.2用户仲裁器的设计308

6.3.2.1静-动态混合优先级算法309

6.3.2.2状态定义309

6.3.2.3状态转移图310

6.3.2.4RTL描述310

6.3.3时序控制器的设计315

6.3.3.1初始化期间的状态定义和状态转移317

6.3.3.2正常数据传输的状态定义和状态转移317

6.3.3.3出错处理的状态定义和状态转移318

6.3.3.4状态机及控制信号的RTL级设计319

6.3.3.5读计数器的RTL级设计325

6.4SGRAM总线接口的第三层设计327

6.4.1数据选择器模块的RTL设计327

6.4.2地址译码器模块的RTL设计334

结束语336

专业名词英汉对照表337

索引340