图书介绍
Verilog HDL数字系统设计及实践PDF|Epub|txt|kindle电子书版本网盘下载
- 刘睿强，童贞理，尹洪剑编著 著
- 出版社： 北京：电子工业出版社
- ISBN：9787121120213
- 出版时间：2011
- 标注页数：214页
- 文件大小：15MB
- 文件页数：222页
- 主题词：硬件描述语言，Verilog－程序设计－高等学校－教材
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图书目录
第1章 Verilog HDL层次化设计1
1.1 一个简单的例子——4位全加器的设计1
1.2 模块和端口3
1.2.1 模块定义4
1.2.2 端口定义4
1.2.3 模块实例化5
1.3 层次化设计思想9
1.4 Testbench的概念10
1.5 仿真和综合12
本章小结13
思考与练习13
第2章 Verilog HDL基本语法15
2.1 词法约定15
2.1.1 空白符15
2.1.2 注释15
2.1.3 操作符16
2.1.4 标识符与关键字16
2.2 数据类型16
2.2.1 逻辑值与常量17
2.2.2 逻辑强度18
2.2.3 线网类型18
2.2.4 变量类型19
2.2.5 向量20
2.2.6 数组20
2.2.7 参数21
2.3 表达式23
2.3.1 操作数23
2.3.2 操作符23
2.3.3 位宽处理27
2.3.4 表达式的综合28
本章小结28
思考与练习28
第3章 Verilog HDL行为描述30
3.1 Verilog HDL的基本描述形式30
3.2 结构化过程语句31
3.2.1 initial语句31
3.2.2 always语句32
3.3 顺序块和并行块32
3.3.1 顺序块33
3.3.2 并行块33
3.3.3 块语句的其他特点34
3.4 过程赋值语句35
3.4.1 阻塞赋值语句35
3.4.2 非阻塞赋值语句35
3.5 条件语句36
3.6 多路分支语句37
3.7 条件语句和多路分支语句的比较39
3.8 循环语句39
3.8.1 while循环39
3.8.2 for循环40
3.8.3 repeat循环40
3.8.4 forever循环41
3.9 时序控制42
3.9.1 延迟控制42
3.9.2 事件控制45
本章小结48
思考与练习49
第4章 组合逻辑建模51
4.1 数字电路建模方式51
4.2 组合逻辑的门级描述53
4.2.1 与门、或门及同类门单元53
4.2.2 缓冲器和非门54
4.2.3 三态门55
4.2.4 门级描述实例56
4.3 组合逻辑的数据流描述58
4.3.1 连续赋值语句58
4.3.2 数据流描述实例59
4.4 组合逻辑的行为描述60
4.5 组合逻辑建模实例62
4.5.1 比较器62
4.5.2 译码器和编码器63
4.5.3 多路复用器64
4.5.4 三态驱动电路65
本章小结66
思考与练习66
第5章 时序逻辑建模68
5.1 时序逻辑建模概述68
5.2 寄存器和锁存器的设计69
5.2.1 寄存器设计实例69
5.2.2 锁存器设计实例70
5.3 寄存器和锁存器的推断71
5.3.1 寄存器的推断71
5.3.2 锁存器的推断73
5.4 存储器的设计与建模74
5.4.1 ROM建模74
5.4.2 RAM建模75
5.5 在设计中使用同步时序逻辑76
5.5.1 利用同步时序逻辑消除冒险77
5.5.2 利用流水线提高同步时序逻辑性能78
5.6 同步有限状态机79
5.7 时序逻辑建模实例82
5.7.1 计数器82
5.7.2 串并／并串转换器83
5.7.3 时钟分频电路86
本章小结88
思考与练习89
第6章 行为级仿真模型建模91
6.1 行为级建模概述91
6.2 仿真时间和时序控制92
6.3 仿真模型建模实例94
6.3.1 时钟发生器94
6.3.2 简单的仿真环境97
6.3.3 从文件读取激励99
6.3.4 输出结果监控102
6.3.5 总线功能模型104
本章小结107
思考与练习107
第7章 各层次Verilog HDL描述形式与电路建模109
7.1 基本的数字电路单元模块109
7.2 各抽象层次的Verilog HDL描述形式110
7.2.1 利用各层次描述进行组合逻辑建模111
7.2.2 利用各层次描述进行时序逻辑建模113
7.2.3 利用各层次描述进行行为级仿真模型建模115
7.3 Verilog HDL仿真机制基础116
本章小结119
思考与练习119
第8章 任务和函数120
8.1 任务说明语句120
8.2 函数说明语句124
8.3 任务和函数的联系与区别127
8.4 系统自定义任务和函数128
8.4.1 ＄display和＄write任务128
8.4.2 ＄monitor任务130
8.4.3 文件操作任务131
8.4.4 ＄readmemh和＄readmemb任务133
8.4.5 ＄time函数和＄timeformat任务135
8.4.6 ＄finish和＄stop任务137
8.4.7 随机数生成函数137
本章小结138
思考与练习138
第9章 编译预处理140
9.1 'define,'undef140
9.2 'ifdef,'else,'elsif,'endif,'ifndef141
9.3 'include142
9.4 'timescale142
9.5 预编译处理实例143
本章小结144
思考与练习144
第10章 Verilog HDL设计与综合中的陷阱145
10.1 阻塞语句与非阻塞语句146
10.1.1 阻塞语句146
10.1.2 非阻塞语句147
10.2 敏感变量的不完备性150
10.3 锁存器的产生与危害152
10.4 组合逻辑反馈156
10.5 for循环158
10.6 优先级与并行编码159
10.7 多路控制分支结构162
10.8 复位电路设计问题与改进163
10.8.1 同步复位电路163
10.8.2 异步复位电路164
10.8.3 复位电路的改进167
本章小结171
思考与练习172
第11章 异步设计与同步设计的时序分析176
11.1 亚稳态的物理意义177
11.2 亚稳态与建立时间、保持时间、异步复位恢复时间177
11.2.1 建立时间、保持时间、异步复位恢复时间基本概念177
11.2.2 建立时间、保持时间的违例178
11.3 亚稳态的恢复时间Tr与同步寄存器的MTBF180
11.3.1 亚稳态的恢复时间180
11.3.2 同步寄存器181
11.3.3 平均故障间隔时间185
11.3.4 降低亚稳态传播的概率186
11.4 同步系统时钟频率189
11.4.1 组合逻辑的延迟190
11.4.2 时钟输出延迟Tco190
11.4.3 同步系统中的时钟频率191
11.4.4 提高时钟速度的两种方法199
11.4.5 时钟偏斜及其影响204
11.5 False Path基本概念212
本章小结212
思考与练习213
参考文献214