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第一部分 初级篇1

第一讲 Verilog的基本知识1

1.1 硬件描述语言HDL1

1.2 Verilog HDL的历史2

1.2.1 什么是Verilog HDL2

1.2.2 Verilog HDL的产生及发展2

1.3 Verilog HDL和VHDL的比较3

1.4 Verilog目前的应用情况和适用的设计4

1.5 采用Verilog HDL设计复杂数字电路的优点5

1.5.1 传统设计方法——电路原理图输入法5

1.5.2 Verilog HDL设计法与传统的电路原理图输入法的比较5

1.5.3 Verilog的标准化与软核的重用5

1.6.1 自顶向下(Top-Down)设计的基本概念6

1.6 Verilog HDL的设计流程简介6

1.5.4 软核、固核和硬核的概念以及它们的重用6

1.6.2 层次管理的基本概念7

1.6.3 具体模块的设计编译和仿真的过程7

1.6.4 对应具体工艺器件的优化、映象和布局布线7

1.7 小结8

思考题9

第二讲 Verilog语法的基本概念10

概述10

2.1 Verilog模块的基本概念11

2.2 Verilog用于模块的测试13

2.3 小结15

思考题15

3.1.1 模块的端口定义17

3.1 模块的结构17

概述17

第三讲 常用Verilog语法之一17

3.1.2 模块内容18

3.1.3 理解要点19

3.1.4 要点总结19

3.2 数据类型及其常量及变量20

3.2.1 常量20

3.2.2 变量23

3.3 运算符及表达式25

3.3.1 基本的算术运算符26

3.3.2 位运算符26

3.4 小结28

思考题28

4.1 逻辑运算符29

概述29

第四讲 常用Verilog语法之二29

4.2 关系运算符30

4.3 等式运算符30

4.4 移位运算符31

4.5 位拼接运算符31

4.6 缩减运算符32

4.7 优先级别32

4.8 关键词33

4.9 赋值语句和块语句33

4.9.1 赋值语句33

4.9.2 块语句35

4.10 小结38

思考题38

5.1.1 if_else语句39

5.1 条件语句39

概述39

第五讲 常用Verilog语法之三39

5.1.2 case语句42

5.1.3 使用条件语句不当在设计中生成了原本没想到有的锁存器45

5.2 循环语句46

5.2.1 forever语句46

5.2.2 repeat语句46

5.2.3 while语句47

5.2.4 for语句47

5.3 小结49

思考题49

6.1.1 initial语句50

6.1 结构说明语句50

概述50

第六讲 常用Verilog语法之四50

6.1.2 always语句51

6.2 task和function说明语句52

6.3 系统函数和任务56

6.4 小结60

思考题60

第七讲 常用Verilog语法之五61

概述61

7.1 系统任务＄monitor61

7.2 时间度量系统函数＄time62

7.3 系统任务＄finish63

7.4 系统任务＄stop63

7.5 系统任务＄readmemb和＄readmemh64

7.6 系统任务＄random65

7.7.1 宏定义define66

7.7 编译预处理66

7.7.2 “文件包含”处理include68

7.7.3 时间尺度timescale71

7.7.4 条件编译命令ifdef、else、endif73

7.8 小结73

思考题74

第八讲 常用Verilog语法总结75

概述75

总结86

第二部分 中级篇87

第一讲 Verilog HDL模型的不同抽象级别概述87

概述87

1.1 门级结构描述88

1.1.1 与非门、或门和反向器及其说明语法88

1.1.2 用门级结构描述D触发器89

1.1.3 由已经设计成的模块构成更高一层的模块90

1.2 Verilog HDL的行为描述建模91

1.2.1 仅用于产生仿真测试信号的Verilog HDL行为描述建模91

1.2.2 Verilog HDL建模在Top-Down设计中的作用和行为建模的可综合性问题94

1.3 用户定义的原语95

1.4 小结96

思考题96

第二讲 如何编写和验证简单的纯组合逻辑模块97

概述97

2.1 加法器97

2.2 乘法器100

2.3 比较器102

2.4 多路器103

2.5 总线和总线操作105

2.6 流水线105

思考题110

小结110

第三讲 复杂数字系统的构成111

概述111

3.1 运算部件和数据流动的控制逻辑111

3.1.1 数字逻辑电路的种类111

3.1.2 数字逻辑电路的构成111

3.1.3 数据在寄存器中的暂时保存113

3.1.4 数据流动的控制115

3.2 在Verilog HDL设计中启用同步时序逻辑117

思考题119

第四讲 同步状态机的原理、结构和设计概述120

4.1 状态机的结构120

4.2 Mealy状态机和Moore状态机的不同点121

4.3 如何用Verilog来描述可综合的状态机122

4.3.1 用可综合Verilog模块设计状态机的典型办法122

4.3.2 用可综合的Verilog模块设计、用独热码表示状态的状态机123

4.3.3 用可综合的Verilog模块设计、由输出指定的码表示状态的状态机125

4.3.4 用可综合Verilog模块设计复杂的多输出状态机时常用的方法126

思考题128

第五讲 设计可综合的状态机的指导原则129

概述129

5.1 用Verilog HDL语言设计可综合的状态机的指导原则129

5.2 典型的状态机实例130

5.3 综合的一般原则132

5.4 语言指导原则132

5.5 可综合风格的Verilog HDL模块实例133

5.5.1 组合逻辑电路设计实例133

5.5.2 时序逻辑电路设计实例139

5.6 状态机的置位与复位142

5.6.1 状态机的异步置位与复位142

5.6.2 状态机的同步置位与复位143

小结145

思考题145

第六讲 深入理解阻塞和非阻塞赋值的不同146

概述146

6.1 深入理解阻塞和非阻塞赋值的不同146

6.1.1 阻塞赋值147

6.1.2 非阻塞赋值148

6.2 Verilog模块编程要点148

6.3 Verilog的层次化事件队列149

6.4 自触发always块150

6.5 移位寄存器模型151

6.6 阻塞赋值及一些简单的例子154

6.7 时序反馈移位寄存器建模155

6.8 组合逻辑建模时应使用阻塞赋值157

6.9 时序和组合的混合逻辑——使用非阻塞赋值159

6.10 其他阻塞和非阻塞混合使用的原则160

6.11 对同一变量进行多次赋值161

6.12 常见的对于非阻塞赋值的误解162

6.13 小结164

思考题164

第七讲 较复杂时序逻辑电路设计实践165

概述165

总结176

思考题176

第八讲 I2C总线接口模块的设计177

概述177

总结200

思考题201

9.2 什么是CPU202

9.1 课题的来由和设计环境介绍202

第九讲 简化的RISC_CPU设计202

概述202

9.3 RISC_CPU结构203

9.3.1 时钟发生器205

9.3.2 指令寄存器207

9.3.3 累加器209

9.3.4 算术运算器209

9.3.5 数据控制器210

9.3.6 地址多路器211

9.3.7 程序计数器212

9.3.8 状态控制器213

9.3.9 外围模块218

9.4 RISC_CPU操作和时序219

9.4.3 写总线操作220

9.4.2 总线读操作220

9.4.1 系统的复位和启动操作220

9.5 RISC_CPU寻址方式和指令系统221

9.6 RISC_CPU模块的调试222

9.6.1 RISC_CPU模块的前仿真222

9.6.2 RISC_CPU模块的综合236

9.6.3 RISC_CPU模块的优化和布局布线245

小结250

思考题250

第十讲 虚拟器件、虚拟接口模型及其在大型数字系统设计中的作用251

概述251

10.1 软核和硬核、宏单元及虚拟器件和接口251

10.2 虚拟器件和虚拟接口模块的供应商252

10.3 虚拟模块的设计252

10.4 虚拟接口模块的实例256

小结305

思考题306

第三部分 实践篇307

设计示范和上机习题概述307

练习一 简单的组合逻辑设计307

练习二 简单分频时序逻辑电路的设计309

练习三 利用条件语句实现计数分频时序电路311

练习四 阻塞赋值与非阻塞赋值的区别313

练习五 用always块实现较复杂的组合逻辑电路315

练习六 在Verilog HDL中使用函数317

练习七 在Verilog HDL中使用任务(task)319

练习八 利用有限状态机进行时序逻辑的设计322

练习九 利用状态机实现比较复杂的接口设计325

练习十 通过模块实例调用实现大型系统的设计330

练习十一 简单卷积器的设计336

练习十二 利用SRAM设计一个FIFO359

第四部分 语法篇369

关于Verilog HDL的说明369

一、关于IEEE 1364标准369

二、Verilog简介370

三、语法总结370

四、编写Verilog HDL源代码的标准372

五、设计流程374

Verilog硬件描述语言参考手册375

一、Verilog HDL语句与常用标志符(按字母顺序排列)375

二、系统任务和函数(System task and function)439

三、常用系统任务和函数的详细使用说明444

四、Command Line Options命令行的可选项454