轻松成为设计高手 Verilog HDL实用精解PDF|Epub|txt|kindle电子书版本网盘下载

轻松成为设计高手 Verilog HDL实用精解PDF格式电子书版下载

注意：本站所有压缩包均有解压码： 点击下载压缩包解压工具

第1章HDL设计方法简介1

1.1设计方法的变迁1

1.2 Verilog语言的特点2

1.2.1 Verilog的由来2

1.2.2 HDL与原理图2

1.2.3 Verilog和V HDL3

1.2.4 Verilog和C4

1.3 HDL设计与验证流程5

1.4问题与思考8

第2章Verilog语言基础9

2.1 Top-Down和Bottom-Up9

2.2从一个实例开始10

2.2.1实例10

2.2.2 3种描述方法14

2.3基本词法14

2.4模块和端口15

2.5编译指令17

2.6逻辑值与常量18

2.6.1逻辑值18

2.6.2常量19

2.7变量类型20

2.7.1线网类型20

2.7.2寄存器类型20

2.7.3变量的物理含义21

2.7.4驱动和赋值22

2.8参数23

2.9 Verilog中的并发与顺序24

2.10操作数、操作符和表达式24

2.10.1操作符24

2.10.2二进制数值28

2.10.3操作数28

2.11系统任务和系统函数29

2.11.1显示任务29

2.11.2文件输入/输出任务30

2.11.3其他系统任务和函数30

2.12小结31

2.13问题与思考31

第3章 描述方式和设计层次32

3.1描述方式32

3.2数据流描述32

3.2.1数据流32

3.2.2连续赋值语句33

3.2.3延时35

3.2.4多驱动源线网36

3.3行为描述38

3.3.1行为描述的语句格式38

3.3.2过程赋值语句42

3.3.3语句组45

3.3.4高级编程语句47

3.4结构化描述52

3.4.1实例化模块的方法54

3.4.2参数化模块56

3.5设计层次59

3.5.1系统级和行为级59

3.5.2 RTL级62

3.5.3门级62

3.5.4晶体管级63

3.5.5混合描述63

3.6 CRC计算与校验电路实例63

3.6.1 CRC10校验，行为级64

3.6.2 CRC10计算电路，RTL级64

3.7小结67

3.8问题与思考67

第4章RTL概念与常用RTL建模68

4.1 RTL和综合的概念68

4.2 RTL级的基本要素和设计步骤69

4.3常用RTL级建模70

4.3.1非阻塞赋值、阻塞赋值、连续赋值70

4.3.2寄存器电路建模71

4.3.3组合逻辑建模74

4.3.4双向端口与三态信号建模76

4.3.5 mux建模77

4.3.6存储器建模78

4.3.7简单的时钟分频电路79

4.3.8串/并转换建模81

4.3.9同步复位和异步复位81

4.3.10用case和if...else建模85

4.3.11可综合的Verilog语法子集91

4.4 CPU读/写PLD寄存器接口设计实例91

4.5小结96

4.6问题与思考96

第5章RTL设计与编码指导97

5.1一般性指导原则97

5.1.1面积和速度的平衡与互换原则98

5.1.2硬件原则107

5.1.3系统原则110

5.2同步设计原则和多时钟处理112

5.2.1同步设计原则112

5.2.2亚稳态114

5.2.3异步时钟域数据同步116

5.3代码风格118

5.3.1 Coding Style的分类118

5.3.2 Coding Style的重要性119

5.4结构层次设计和模块划分119

5.4.1结构层次化编码119

5.4.2模块划分的技巧120

5.5组合逻辑的注意事项121

5.5.1 always组合逻辑信号敏感表122

5.5.2组合逻辑环路122

5.5.3脉冲产生器123

5.5.4慎用锁存器124

5.6时钟设计的注意事项125

5.6.1内部逻辑产生的时钟126

5.6.2 Ripple Counter126

5.6.3时钟选择126

5.6.4门控时钟127

5.6.5时钟同步使能端128

5.7 RTL代码优化技巧128

5.7.1使用Pipelining技术优化时序128

5.7.2模块复用与Resource Sharing129

5.7.3逻辑复制131

5.7.4香农扩展运算132

5.8小结135

5.9问题与思考136

第6章 如何写好状态机137

6.1状态机的基本概念137

6.1.1状态机是一种思想方法137

6.1.2状态机的基本要素与分类139

6.1.3状态机的基本描述方式139

6.2如何写好状态机140

6.2.1什么是好的RTL级FSM描述141

6.2.2 RTL级状态机描述常用语法141

6.2.3推荐的状态机描述方法144

6.2.4状态机设计的其他技巧158

6.3使用Synplify Pro分析FSM160

6.4小结163

6.5问题与思考164

第7章 逻辑验证与testbench编写165

7.1概述165

7.1.1仿真和验证165

7.1.2什么是testbench166

7.2建立testbench，仿真设计168

7.2.1编写仿真激励168

7.2.2搭建仿真环境179

7.2.3确认仿真结果180

7.2.4写testbench要注意什么182

7.3 CPU接口仿真实例184

7.3.1设计简介184

7.3.2一种testbench186

7.3.3另一种testbench189

7.4结构化testbench思想191

7.4.1任务和函数192

7.4.2总线模型重用192

7.4.3测试套具192

7.4.4测试用例193

7.4.5结构化testbench194

7.5实例：结构化testbench的编写196

7.5.1单顶层testbench196

7.5.2多顶层testbench199

7.6扩展Verilog的高层建模能力201

7.7小结201

7.8问题与思考201

第8章Verilog语义和仿真原理202

8.1从一个问题说起202

8.2电路与仿真203

8.2.1电路是并行的204

8.2.2 Verilog是并行语言204

8.2.3仿真器串行执行，Verilog仿真语义205

8.3仿真原理206

8.3.1 Verilog如何仿真206

8.3.2仿真时间210

8.3.3事件驱动211

8.3.4进程211

8.3.5调度212

8.3.6时序控制213

8.3.7进程、事件和仿真时间的关系213

8.3.8 Verilog语言的不确定性213

8.4分层事件队列与仿真参考模型214

8.4.1分层事件队列214

8.4.2仿真参考模型215

8.5时序模型与延时215

8.5.1仿真模型216

8.5.2时序模型216

8.5.3案例分析217

8.5.4如何在Verilog语言中正确的增加延时218

8.6再谈阻塞与非阻塞赋值222

8.6.1本质222

8.6.2案例分析225

8.7如何提高代码的仿真效率228

8.8防止仿真和综合结果不一样229

8.9小结230

8.10问题与思考230

第9章 设计与验证语言发展趋势231

9.1设计与验证语言发展历程232

9.1.1 HDL作为设计和验证语言232

9.1.2 C/C+++和私有的验证语言232

9.1.3 Accellera和IEEE的标准化工作232

9.2硬件设计语言发展的现状和走向233

9.2.1 HDL的竞争233

9.2.2一些尝试234

9.2.3下一代的Verilog语言234

9.2.4 SystemC235

9.3验证语言发展现状和走向236

9.3.1验证方法236

9.3.2 HVL标准化进程236

9.3.3 HVL的新需求237

9.4总结和展望237

9.5小结237

9.6问题与思考238

参考文献239