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第1章 高速系统设计简介1

1.1PCB设计技术回顾1

1.2什么是“高速”系统设计2

1.3如何应对高速系统设计6

1.3.1理论作为指导和基准6

1.3.2实践经验积累7

1.3.3时间效率平衡7

1.4小结8

第2章 高速系统设计理论基础9

2.1微波电磁波简介9

2.2微波传输线10

2.2.1微波等效电路物理量12

2.2.2微波传输线等效电路12

2.3电磁波反射15

2.4微波传输介质17

2.4.1微带线Microstrip Line18

2.4.2微带线的损耗19

2.4.3带状线Strip Line20

2.4.4同轴线Coaxial Line21

2.4.5双绞线Twist Line22

2.4.6差分传输线23

2.4.7差分阻抗25

2.5“阻抗”的困惑26

2.5.1阻抗的定义26

2.5.2为什么要考虑阻抗27

2.5.3传输线结构和传输线阻抗28

2.5.4瞬时阻抗和特征阻抗29

2.5.5特征阻抗和信号完整性29

2.5.6为什么是50Ω29

2.6阻抗的测量30

2.7“阻抗”的困惑之答案32

2.8小结33

第3章 信号完整性简介34

3.1什么是信号完整性34

3.2信号完整性问题分类35

3.3反射的产生和预防37

3.3.1反射的产生38

3.3.2反射的消除和预防42

3.3.2.1匹配44

3.3.2.2拓扑结构设计49

3.4串扰的产生和预防54

3.4.1串扰的产生54

3.4.2串扰的预防与消除57

3.5电源完整性分析59

3.5.1电源系统设计目标60

3.5.2电源系统设计方法62

3.5.3电容的理解64

3.5.4SSN分析和应用67

3.6电磁兼容性EMC和电磁干扰EMI70

3.7影响信号完整性的其他因素71

3.8小结72

第4章 Cadence高速系统设计工具73

4.1Cadence高速系统设计流程74

4.2约束管理器Constrain Manager78

4.3SigXplorer信号完整性分析工具82

4.3.1S参数（Scattering parameters）84

4.3.2过孔模型生成（Via Modeling）86

4.3.3通道分析CA（Channel Analysis）89

4.4前仿和后仿90

第5章 Cadence高速系统设计流程及工具使用92

5.1高速电路设计流程的实施条件分析92

5.2IBIS模型和DML模型94

5.2.1IBIS模型介绍94

5.2.2IBIS文件介绍96

5.2.3DML模型99

5.2.4如何获得IBIS模型102

5.2.5在Cadence中使用IBIS模型103

5.2.6IBIS2 SigNoise的警告和错误参考105

5.3仿真库的建立和设置110

5.4仿真分析条件设置111

5.4.1Cross-section——PCB叠层设置112

5.4.2DC Nets——直流电压设置113

5.4.3Devices——器件类型和管脚属性设置114

5.4.4SI Models——为器件指定模型116

5.4.5SI Audit——仿真条件的检查117

5.5系统设计和（预）布局118

5.6使用SigXP进行仿真分析121

5.6.1拓扑结构抽取121

5.6.2在SigXP中进行仿真123

5.6.2.1设置激励和仿真类型124

5.6.2.2设置仿真参数125

5.6.2.3查看仿真结果127

5.6.2.4为什么要进行参数扫描仿真128

5.7约束规则生成130

5.7.1简单约束设计——Prop Delay130

5.7.2拓扑约束设计——Wiring131

5.7.3时序相关约束设计——Switch-Settle Delay134

5.8约束规则的应用136

5.8.1层次化约束关系136

5.8.2约束规则的映射138

5.8.3Constrain Mananer的使用139

5.9布线后的仿真分析和验证140

5.9.1布线后仿真的必要性140

5.9.2布线后仿真流程141

5.10电源完整性设计144

5.10.1电源完整性设计方法145

5.10.2电源完整性设计分析步骤148

5.10.3多节点仿真分析151

5.10.4电容的布局和布线155

5.10.5合理认识电容的有效去耦半径156

5.11SSN的设计分析159

5.12小结160

第6章 高速系统设计实例设计分析161

6.1设计实例介绍162

6.2DDR设计分析163

6.2.1DDR规范的DC和AC特性165

6.2.2DDR规范的时序要求166

6.2.3DDR芯片的电气特性和时序要求167

6.2.4DDR控制器的电气特性和时序要求169

6.3仿真库的建立171

6.3.1DDR芯片的IBIS文件处理171

6.3.2FPGA的IBIS模型文件处理175

6.3.3仿真库的建立177

6.4仿真条件设置——Setup Advisor178

6.4.1设置叠层和阻抗特性178

6.4.2设置电压179

6.4.3器件类型和模型设置180

6.5（预）布局184

6.6仿真约束的生成和实施185

6.6.1网络整理和仿真对象规划186

6.6.2结构抽取与仿真分析189

6.6.3DDR地址总线约束定义193

6.6.4DDR数据总线仿真分析和约束196

6.6.4.1DDR数据总线仿真分析196

6.6.4.2DDR数据总线时序仿真分析198

6.6.5DDR数据总线约束定义206

6.6.6约束的时序验证206

6.7约束实施和布线207

6.8布线后的仿真验证210

6.9DDR总线的其他分析技术214

6.9.1DDR2和DDR3介绍214

6.9.2DDR2仿真分析设计方法216

6.9.3DIMM系统设计分析方法218

6.10电源完整性——多节点仿真分析219

6.11灵活使用Cadence高速设计流程221

第7章 高速串行差分信号仿真分析及技术发展挑战225

7.1高速串行信号介绍225

7.2Cadence中高速串行信号仿真分析流程和方法227

7.2.1系统级设计228

7.2.2互连设计和S参数229

7.2.3通道分析和预加重设计236

7.2.4时域分析和验证239

7.33.125Gbps差分串行信号设计实例仿真分析240

7.3.1设计用例说明240

7.3.2设计用例解析241

7.3.3设计用例的使用243

7.4高速串行信号设计挑战246

7.4.1有损传输线和PCB材料的选择247

7.4.2高频差分信号的布线和匹配设计248

7.4.3过孔的Stub效应249

7.4.4连接器信号分布250

7.4.5预加重和均衡251

7.4.6阻抗，还是阻抗253

7.4.76Gbps，12 Gbps！然后255

7.55Gbps以上的高速差分串行信号仿真和IBIS-AMI模型256

7.5.15 Gbps以上的高速差分串行信号仿真256

7.5.2IBIS-AMI模型257

7.6抖动（Jitter）259

7.6.1认识抖动（Jitter）260

7.6.2实时抖动分析261

7.6.3抖动各分量的典型特征263

第8章 实战后的思考267

参考书目271

术语和缩略词274