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第1章 概述1

1.1 IC设计与ModelSim2

1.1.1 IC设计基本流程2

1.1.2 ModelSim概述3

1.2 ModelSim应用基本流程5

1.3 ModelSim基本仿真流程5

1.3.1 创建一个工作库6

1.3.2 编译设计文件7

1.3.3 运行仿真8

1.3.4 查看结果9

1.4 ModelSim工程仿真流程9

1.4.1 创建工程及工程库10

1.4.2 创建新文件11

1.4.3 加载设计文件12

1.4.4 编译源文件13

1.4.5 运行仿真和查看结果14

1.4.6 工程调试14

第2章 操作界面16

2.1 整体界面17

2.2 菜单栏17

2.2.1 File菜单18

2.2.2 Edit菜单25

2.2.3 View菜单27

2.2.4 Compile菜单28

2.2.5 Simulate菜单30

2.2.6 Add菜单33

2.2.7 Tools菜单33

2.2.8 Layout菜单39

2.2.9 Bookmarks菜单39

2.2.10 Window菜单40

2.2.11 Help菜单41

2.3 工具栏42

2.4 标签区42

2.5 命令窗口43

2.6 MDI窗口44

2.6.1 源文件窗口44

2.6.2 波形窗口45

2.6.3 列表窗口46

2.6.4 数据流窗口46

2.6.5 属性窗口47

2.6.6 进程窗口48

2.6.7 对象窗口48

2.6.8 存储器窗口48

2.6.9 原理图窗口49

2.6.10 观察窗口50

2.7 界面的设置50

2.7.1 定制用户界面50

2.7.2 设置界面参数52

第3章 工程和库54

3.1 ModelSim工程55

3.1.1 删除原有工程55

3.1.2 开始一个新工程55

3.1.3 工程标签57

3.1.4 工程编译58

3.1.5 仿真环境配置61

3.1.6 工程文件组织63

3.1.7 工程及文件属性设置64

实例3-1工程文件管理69

3.2 ModelSim库73

3.2.1 概述73

3.2.2 库的创建及管理74

3.2.3 资源库管理76

3.2.4 导入FPGA的库77

3.2.5 本节实例78

第4章 ModelSim对不同语言的仿真84

4.1 VHDL仿真85

4.1.1 VHDL文件编译85

4.1.2 VHDL设计优化86

4.1.3 VHDL设计仿真91

4.1.4 还原点和仿真恢复96

4.1.5 TEXTIO的使用97

实例4-1 VHDL设计的仿真全过程99

4.2 Verilog仿真104

4.2.1 Verilog文件编译104

4.2.2 Verilog设计优化105

4.2.3 Verilog设计仿真106

4.2.4 还原点和仿真恢复111

4.2.5 单元库111

4.2.6 系统任务和系统函数112

4.2.7 编译指令114

实例4-232 位浮点乘法器的Verilog仿真过程115

4.3 C调试121

4.3.1 概述121

4.3.2 C步进调试与调试设置123

4.4 SystemC仿真124

4.4.1 概述124

4.4.2 SystemC文件的编译和链接125

4.4.3 设计仿真和调试130

4.4.4 常见错误132

4.5 混合语言仿真134

4.5.1 编译过程与公共设计库134

4.5.2 映射数据类型136

4.5.3 VHDL调用Verilog139

4.5.4 Verilog调用VHDL141

4.5.5 SystemC调用Verilog141

4.5.6 Verilog调用SystemC142

4.5.7 SystemC调用VHDL143

4.5.8 VHDL调用SystemC144

实例4-3 systemC与Verilog混合仿真过程145

第5章 利用ModelSim进行仿真分析148

5.1 仿真概述149

5.2 WLF文件和虚拟对象150

5.2.1 保存仿真状态150

5.2.2 Dataset结构153

5.2.3 Dataset管理154

5.2.4 虚拟对象156

5.3 利用波形编辑器产生激励159

5.3.1 创建波形159

5.3.2 编辑波形165

5.3.3 导出激励文件并使用168

5.4 采用描述语言生成激励170

5.5 ModelSim波形分析175

5.5.1 波形窗口和列表窗口175

5.5.2 时间标记178

5.5.3 窗口的缩放178

5.5.4 在窗口中搜索180

5.5.5 窗口的格式编排181

5.5.6 波形和列表的保存184

5.5.7 信号总线186

5.5.8 光标操作186

5.5.9 其他功能187

5.5.10 波形比较188

5.6 存储器的查看和操作194

5.6.1 存储器的查看194

5.6.2 存储数据的导出196

5.6.3 存储器初始化197

5.6.4 存储器调试198

5.7 数据流窗口的使用199

5.7.1 概述199

5.7.2 设计连通性分析200

5.7.3 信号追踪和查找201

5.7.4 设置和保存打印203

5.7.5 本节实例204

5.8 原理图窗口的使用208

5.9 ModelSim的剖析工具211

5.9.1 运行性能剖析和存储器剖析211

5.9.2 查看性能剖析结果212

5.9.3 查看存储器剖析报告215

5.9.4 保存结果216

5.10 覆盖率检测217

5.10.1 启用代码覆盖217

5.10.2 覆盖率的查看222

5.10.3 覆盖率检测的过滤225

5.10.4 覆盖信息报告227

5.11 信号探测230

5.12 采用JobSpy控制批处理仿真232

5.12.1 JobSpy功能与流程233

5.12.2 运行JobSpy233

5.13 综合实例235

实例5-1三分频时钟的分析235

实例5-2同步FIFO的仿真分析242

实例5-3基2的SRT除法器的仿真分析248

第6章 ModelSim的协同仿真256

6.1 ModelSim与Debussy的协同仿真257

6.1.1 Debussy工具介绍257

6.1.2 Debussy配置方法261

实例6-1与Debussy的协同仿真264

6.2 ModelSim与Matlab的协同仿真271

实例6-2与Matlab的协同仿真274

实例6-3与Simulink的协同仿真278

实例6-4 使用cosimWizard进行协同仿真286

第7章 ModelSim对不同公司器件的后仿真294

7.1 ModelSim对Altera器件的后仿真295

7.1.1 Quartus Ⅱ简介295

7.1.2 后仿真流程297

实例7-1直接采用Quartus Ⅱ调用ModelSim进行仿真298

实例7-2先用Quartus Ⅱ创建工程，再用ModelSim进行时序仿真310

7.2 ModelSim对Xilinx器件的后仿真317

7.2.1 ISE简介317

7.2.2 后仿真流程319

实例7-3用ISE对全加器进行时序仿真319

实例7-4用ISE直接调用ModelSim进行时序仿真327

7.3 ModelSim对Lattice器件的后仿真336

7.3.1 Diamond简介336

7.3.2 后仿真流程337

实例7-5用Diamond对全加器进行时序仿真337

实例7-6用Diamond完成布局绕线，使用ModelSim进行时序仿真343

7.4 ModelSim对Actel器件的后仿真345

实例7-7用Libero IDE调用ModelSim进行时序仿真346

第8章 ModelSim的文件和脚本354

8.1 SDF文件355

8.1.1 SDF文件的指定和编译355

8.1.2 VHDL的SDF357

8.1.3 Verilog的SDF357

8.1.4 SDF文件信息359

8.2 VCD文件361

8.2.1 创建一个VCD文件361

8.2.2 使用VCD作为激励363

8.2.3 VCD任务364

8.2.4 端口驱动数据365

8.3 Tcl和DO文件367

8.3.1 Tcl命令367

8.3.2 Tcl语法367

8.3.3 ModelSim的Tcl时序命令368

8.3.4 宏命令369

8.3.5 本节实例371