Xilinx FPGA数字设计 从门级到行为级双重HDL描述 立体化教程PDF|Epub|txt|kindle电子书版本网盘下载

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第1章 数字逻辑基础1

1.1 数字逻辑的发展史1

1.2 开关系统4

1.2.1 0和1的概念5

1.2.2 开关系统的优势5

1.2.3 晶体管作为开关6

1.2.4 半导体物理器件7

1.2.5 半导体逻辑电路9

1.2.6 逻辑电路符号描述12

1.3 半导体数字集成电路16

1.3.1 集成电路的发展16

1.3.2 集成电路构成16

1.3.3 集成电路版图17

1.4 基本逻辑门电路分析19

1.4.1 基本逻辑门电路的描述19

1.4.2 逻辑门电路的传输特性23

1.4.3 基本逻辑门集成电路28

1.4.4 不同工艺逻辑门的连接29

1.5 逻辑代数理论31

1.5.1 逻辑代数中运算关系31

1.5.2 逻辑函数表达式33

1.6 逻辑表达式的化简36

1.6.1 使用运算律化简逻辑表达式37

1.6.2 使用卡诺图化简逻辑表达式40

1.6.3 不完全指定逻辑功能的化简43

1.6.4 输入变量的卡诺图表示45

1.7 毛刺产生及消除51

1.8 数字码制表示和转换53

1.8.1 数字码制表示53

1.8.2 数字码制转换55

1.9 组合逻辑电路56

1.9.1 编码器57

1.9.2 译码器58

1.9.3 码转换器61

1.9.4 数据选择器63

1.9.5 数据比较器64

1.9.6 加法器66

1.9.7 减法器69

1.9.8 加法器／减法器72

1.9.9 乘法器74

1.10 时序逻辑电路75

1.10.1 时序逻辑电路类型76

1.10.2 时序逻辑电路特点76

1.10.3 基本SR锁存器78

1.10.4 同步SR锁存器78

1.10.5 D锁存器79

1.10.6 D触发器80

1.10.7 其他触发器82

1.10.8 普通寄存器86

1.10.9 移位寄存器86

1.10.10 存储器87

1.11 有限自动状态机87

1.11.1 有限自动状态机原理88

1.11.2 状态图表示及实现89

1.11.3 三位计数器91

第2章 可编程逻辑器件工艺和结构94

2.1 可编程逻辑器件发展历史94

2.2 可编程逻辑器件工艺95

2.3 可编程逻辑器件结构97

2.3.1 PROM原理及结构97

2.3.2 PAL原理及结构97

2.3.3 PLA原理及结构99

2.3.4 CPLD原理及结构99

2.3.5 FPGA原理及结构102

2.3.6 CPLD和FPGA比较114

2.4 Xilinx可编程逻辑器件115

2.4.1 Xilinx CPLD芯片介绍115

2.4.2 Xilinx FPGA芯片介绍115

2.4.3 Xilinx PROM芯片介绍117

第3章 Xilinx ISE设计流程120

3.1 ISE设计套件介绍120

3.2 创建新的设计工程121

3.3 ISE开发平台主界面及功能123

3.3.1 Design（设计）面板123

3.3.2 Console（控制台）面板125

3.3.3 Workspace126

3.4 创建并添加新源文件126

3.5 添加设计代码129

3.5.1 Verilog HDL设计代码的添加129

3.5.2 VHDL设计代码的添加130

3.6 设计综合130

3.6.1 Xilinx综合工具功能131

3.6.2 设计综合131

3.7 设计行为仿真134

3.7.1 为Verilog HDL设计添加测试向量134

3.7.2 为VHDL设计添加测试向量137

3.7.3 运行行为仿真138

3.8 添加引脚约束文件140

3.9 设计实现144

3.9.1 运行设计实现工具144

3.9.2 查看布局布线结果145

3.10 布局布线后仿真148

3.11 产生比特流文件149

3.12 下载比特流文件到FPGA149

3.13 生成存储器配置文件并烧写存储器152

3.13.1 生成BPI存储器配置文件152

3.13.2 编程BPI文件到BPI存储器155

第4章 VHDL语言规范157

4.1 VHDL程序结构和配置157

4.1.1 VHDL程序结构框架157

4.1.2 VHDL实体158

4.1.3 VHDL结构体161

4.1.4 配置声明163

4.2 VHDL语言描述风格166

4.2.1 行为描述166

4.2.2 数据流描述166

4.2.3 结构化描述167

4.3 VHDL语言要素168

4.3.1 字符集168

4.3.2 语言要素、分隔符和分界符170

4.3.3 标识符170

4.3.4 抽象文字171

4.3.5 字符文字172

4.3.6 字符串文字172

4.3.7 比特字符串文字172

4.3.8 注释173

4.3.9 保留字173

4.3.10 允许替换的字符174

4.4 VHDL设计资源共享174

4.4.1 库的声明和调用174

4.4.2 子程序和函数声明176

4.4.3 函数体和子程序体178

4.4.4 子程序和函数重载179

4.4.5 解析函数181

4.4.6 包声明182

4.4.7 包体183

4.5 VHDL类型184

4.5.1 标量类型184

4.5.2 复合类型187

4.5.3 访问类型189

4.5.4 文件类型189

4.5.5 保护类型192

4.6 VHDL声明194

4.6.1 类型声明194

4.6.2 子类型声明194

4.6.3 对象195

4.6.4 属性声明201

4.6.5 元件声明202

4.6.6 组模板声明202

4.6.7 组声明202

4.7 VHDL说明203

4.7.1 属性说明204

4.7.2 配置说明205

4.7.3 断开说明207

4.8 VHDL名字207

4.8.1 简单名字208

4.8.2 选择名字208

4.8.3 索引名字209

4.8.4 切片名字209

4.8.5 属性名字209

4.9 VHDL表达式212

4.9.1 VHDL操作符212

4.9.2 VHDL操作数215

4.10 VHDL顺序描述语句221

4.10.1 wait语句221

4.10.2 断言和报告语句223

4.10.3 信号分配语句225

4.10.4 变量分配语句226

4.10.5 子程序调用语句227

4.10.6 if语句228

4.10.7 case语句228

4.10.8 loop语句230

4.10.9 next语句232

4.10.10 exit语句232

4.10.11 return语句233

4.10.12 null语句233

4.11 VHDL并发描述语句234

4.11.1 块语句234

4.11.2 进程描述语句236

4.11.3 并行过程调用语句237

4.11.4 并行断言语句238

4.11.5 并行信号分配语句239

4.11.6 元件例化语句240

4.11.7 生成语句241

第5章 Verilog HDL语言规范244

5.1 Verilog HDL语言发展244

5.2 Verilog HDL程序结构245

5.2.1 模块声明246

5.2.2 模块端口定义246

5.2.3 逻辑功能定义247

5.3 Verilog HDL描述方式249

5.3.1 行为级描述方式249

5.3.2 数据流描述方式250

5.3.3 结构级描述方式251

5.3.4 开关级描述方式252

5.4 Verilog HDL语言要素253

5.4.1 注释253

5.4.2 间隔符253

5.4.3 标识符254

5.4.4 关键字254

5.4.5 系统任务和函数254

5.4.6 编译器命令255

5.4.7 运算符255

5.4.8 数字255

5.4.9 字符串257

5.4.10 属性259

5.5 Verilog HDL数据类型260

5.5.1 值的集合260

5.5.2 网络和变量260

5.5.3 向量261

5.5.4 强度262

5.5.5 隐含声明262

5.5.6 网络类型263

5.5.7 寄存器类型266

5.5.8 整数、实数、时间和实时时间267

5.5.9 数组268

5.5.10 参数268

5.5.11 Verilog HDL名字空间270

5.6 Verilog HDL表达式271

5.6.1 操作符271

5.6.2 操作数280

5.6.3 延迟表达式283

5.6.4 表达式的位宽283

5.6.5 有符号表达式285

5.6.6 分配和截断285

5.7 Verilog HDL分配286

5.7.1 连续分配287

5.7.2 过程分配289

5.8 Verilog HDL门级和开关级描述290

5.8.1 门和开关声明290

5.8.2 逻辑门293

5.8.3 输出门294

5.8.4 三态门294

5.8.5 MOS开关296

5.8.6 双向传输开关297

5.8.7 CMOS开关297

5.8.8 pull门298

5.8.9 逻辑强度建模298

5.8.10 组合信号的强度和值299

5.8.11 通过非电阻器件的强度降低306

5.8.12 通过电阻器件的强度降低306

5.8.13 网络类型强度307

5.8.14 门和网络延迟307

5.9 Verilog HDL用户自定义原语310

5.9.1 UDP定义310

5.9.2 组合电路UDP311

5.9.3 电平触发的时序UDP312

5.9.4 边沿触发的时序电路UDP313

5.9.5 初始化状态寄存器313

5.9.6 UDP例化314

5.9.7 边沿触发和电平触发的混合行为315

5.10 Verilog HDL行为描述语句315

5.10.1 过程语句315

5.10.2 过程连续分配320

5.10.3 条件语句322

5.10.4 case语句323

5.10.5 循环语句325

5.10.6 过程时序控制327

5.10.7 语句块331

5.10.8 结构化的过程333

5.11 Verilog HDL任务和函数334

5.11.1 任务和函数的区别334

5.11.2 任务和任务使能335

5.11.3 禁止命名的块和任务337

5.11.4 函数和函数调用339

5.12 Verilog HDL层次化结构342

5.12.1 模块和模块例化342

5.12.2 覆盖模块参数值342

5.12.3 端口346

5.12.4 生成结构351

5.12.5 层次化的名字359

5.12.6 向上名字引用360

5.12.7 范围规则361

5.13 Verilog HDL设计配置362

5.13.1 配置格式363

5.13.2 库364

5.13.3 配置例子365

5.13.4 显示库绑定信息366

5.13.5 库映射例子366

5.14 Verilog HDL指定块367

5.14.1 模块路径声明368

5.14.2 为路径分配延迟372

5.14.3 混合模块路径延迟和分布式延迟375

5.14.4 驱动连线逻辑375

5.14.5 脉冲过滤行为的控制376

5.15 Verilog HDL时序检查381

5.15.1 使用稳定窗口检查时序381

5.15.2 用于时钟和控制信号的时序检查383

5.15.3 边沿控制标识符387

5.15.4 提示符：用户定义对时序冲突的响应387

5.15.5 使能有条件事件的时序检查392

5.15.6 向量信号的时序检查392

5.15.7 负时序检查392

5.16 Verilog HDL SDF逆向注解394

5.16.1 映射SDF结构到Verilog394

5.16.2 多个注解399

5.16.3 多个SDF文件400

5.16.4 脉冲限制注解400

5.16.5 SDF到Verilog延迟值映射401

5.17 Verilog HDL系统任务和函数401

5.17.1 显示任务401

5.17.2 文件输入-输出系统任务和函数407

5.17.3 时间标度系统任务414

5.17.4 仿真控制任务416

5.17.5 可编程逻辑阵列建模系统任务416

5.17.6 随机分析任务420

5.17.7 仿真时间系统函数422

5.17.8 转换函数423

5.17.9 概率分布函数423

5.17.10 命令行输入424

5.17.11 数学函数427

5.18 Verilog HDL的VCD文件428

5.18.1 四态VCD文件的创建428

5.18.2 四态VCD文件的格式431

5.18.3 扩展VCD文件的创建435

5.18.4 扩展VCD文件的格式437

5.19 Verilog HDL编译器指令441

5.19.1 ‘celldefine和‘endcelldefine441

5.19.2 ‘default nettype441

5.19.3 ‘define和‘undef441

5.19.4 ‘ifdef、‘else、‘elsif、‘endif、‘ifndef443

5.19.5 ‘include445

5.19.6 ‘resetall445

5.19.7 ‘line445

5.19.8 ‘timescale446

5.19.9 ‘unconnected_drive和‘nounconnected_drive447

5.19.1 0 ‘pragma447

5.19.1 1 ‘begin_keywords和‘end_keyword447

5.20 Verilog HDL编程语言接口PLI448

5.20.1 Verilog HDL PLI发展过程448

5.20.2 Verilog HDL PLI提供的功能448

5.20.3 Verilog HDL PLI原理449

5.20.4 Verilog HDL VPI工作原理451

第6章 基本数字逻辑单元HDL描述454

6.1 组合逻辑电路的HDL描述454

6.1.1 逻辑门的HDL描述454

6.1.2 编码器HDL描述455

6.1.3 译码器HDL描述456

6.1.4 数据选择器HDL描述458

6.1.5 数字比较器HDL描述461

6.1.6 总线缓冲器HDL描述461

6.2 数据运算操作HDL描述463

6.2.1 加法操作HDL描述463

6.2.2 减法操作HDL描述464

6.2.3 乘法操作HDL描述465

6.2.4 除法操作HDL描述465

6.2.5 算术逻辑单元HDL描述466

6.3 时序逻辑电路HDL描述469

6.3.1 触发器和锁存器的HDL描述470

6.3.2 计数器HDL描述474

6.3.3 移位寄存器HDL描述478

6.3.4 脉冲宽度调制PWM HDL描述486

6.4 存储器HDL描述489

6.4.1 ROM HDL描述489

6.4.2 RAM HDL描述491

6.5 有限自动状态机HDL描述492

6.5.1 FSM设计原理493

6.5.2 FSM的分类及描述494

第7章 基于HDL数字系统实现507

7.1 设计所用外设的原理507

7.1.1 LED灯507

7.1.2 开关508

7.1.3 七段数码管508

7.1.4 VGA显示器510

7.1.5 通用异步接收发送器513

7.2 系统设计原理515

7.3 建立新的设计工程517

7.4 基于VHDL的系统设计实现517

7.4.1 设计分频时钟模块2517

7.4.2 设计和仿真计数器模块519

7.4.3 设计顶层模块520

7.4.4 设计分频时钟模块1525

7.4.5 设计七段数码管模块527

7.4.6 设计分频时钟模块3532

7.4.7 设计通用异步收发器模块533

7.4.8 设计分频时钟模块4537

7.4.9 设计VGA控制器模块539

7.5 基于Verilog HDL的系统设计实现544

7.5.1 设计分频时钟模块2544

7.5.2 设计和仿真计数器模块545

7.5.3 设计顶层模块547

7.5.4 设计分频时钟模块1551

7.5.5 设计七段数码管模块553

7.5.6 设计分频时钟模块3557

7.5.7 设计通用异步收发器模块558

7.5.8 设计分频时钟模块4562

7.5.9 设计VGA控制器模块564

第8章 数字系统高级设计技术570

8.1 HDL高级设计技巧570

8.1.1 逻辑复制和复用技术571

8.1.2 并行和流水线技术572

8.1.3 同步和异步单元处理技术574

8.1.4 逻辑处理技术578

8.2 IP核设计技术579

8.2.1 IP核分类579

8.2.2 IP核优化580

8.2.3 IP核生成581

8.3 可编程逻辑器件调试581

8.3.1 多路复用技术的应用581

8.3.2 虚拟逻辑分析工具582

8.3.3 ChipScope Pro调试工具概述582

第9章 基于IP核数字系统实现585

9.1 建立新的设计工程585

9.2 添加和配置时钟IP核585

9.3 添加和配置计数器IP核587

9.4 生成顶层设计文件588

9.5 生成时钟资源模块例化模板588

9.5.1 生成VHDL时钟资源例化模板588

9.5.2 生成Verilog HDL时钟资源例化模板589

9.6 生成计数器模块例化模板590

9.6.1 生成VHDL计数器例化模板590

9.6.2 生成Verilog HDL计数器例化模板590

9.7 创建HDL时钟分频模块591

9.8 完成顶层设计文件593

9.9 添加顶层引脚约束文件595

第10章 数模混合系统设计596

10.1 模数转换器原理596

10.1.1 模数转换器的参数596

10.1.2 模数转换器的类型597

10.2 数模转换器原理599

10.2.1 数模转换器的参数599

10.2.2 数模转换器的类型600

10.3 基于并行ADC的数字电压表的设计601

10.3.1 数字电压表的功能和结构601

10.3.2 模块设计601

10.3.3 设计实现603

10.4 基于串行ADC的数字电压表的设计610

10.4.1 系统设计原理611

10.4.2 设计实现612

10.5 基于DAC的信号发生器的设计617

10.5.1 函数信号发生器设计原理617

10.5.2 设计实现618

第11章 软核处理器PicoBlaze原理及应用624

11.1 片上可编程系统概论624

11.1.1 片上MCU和专用MCU的比较624

11.1.2 片上MCU和片上逻辑的比较625

11.2 PicoBlaze处理器原理及结构分析625

11.2.1 PicoBlaze处理器特点626

11.2.2 PicoBlaze处理器应用框架626

11.2.3 PicoBlaze处理器内部结构628

11.3 PicoBlaze处理器指令集630

11.3.1 PicoBlaze指令集630

11.3.2 控制程序转移指令630

11.3.3 中断指令632

11.3.4 逻辑操作指令633

11.3.5 算术运算指令635

11.3.6 循环转移指令638

11.3.7 输入和输出指令639

11.4 PicoBlaze处理器汇编程序641

11.4.1 KCPSM3汇编器原理及操作641

11.4.2 KCPSM3编程语法645

11.4.3 KCPSM3中断处理647

11.4.4 KCPSM3中CALL/RETURN栈651

11.4.5 KCPSM3共享程序空间651

11.4.6 KCPSM3输入／输出端口设计652

附录 Verilog HDL（IEEE 1364—2005）关键字列表656

参考文献657