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第1章 绪论1

1.1 EDA发展历程1

1.2可编程逻辑器件的基本结构3

1.2.1 ASIC的分类3

1.2.2 SPLD基本结构5

1.2.3 CPLD基本结构9

1.2.4 FPGA基本结构13

1.2.5 FPGA与CPLD的比较20

1.2.6 PLD厂商介绍21

1.3可编程逻辑器件的设计25

1.3.1设计方法25

1.3.2设计流程27

1.3.3基于IP的设计30

第2章Altera可编程逻辑器件32

2.1概述32

2.2 FPGA33

2.2.1高端FPGA器件Stratix Ⅳ33

2.2.2高端FPGA器件Stratix Ⅴ38

2.2.3低成本FPGA器件Cyclone Ⅲ42

2.2.4低成本FPGA器件Cyclone Ⅳ47

2.2.5中端FPGA器件Arria Ⅱ51

2.3 CPLD54

2.3.1 MAX 3000A器件54

2.3.2 MAX Ⅱ器件56

2.4结构化ASIC60

2.4.1简述60

2.4.2 HardCopy系统开发流程62

2.4.3 HardCopyⅤ 器件62

2.5成熟器件64

第3章 硬件描述语言65

3.1硬件描述语言概述65

3.2 VHDL程序的基本结构67

3.2.1实体说明68

3.2.2结构体70

3.2.3配置80

3.2.4库82

3.2.5程序包83

3.3 VHDL的描述方法83

3.3.1标识符83

3.3.2词法单元85

3.3.3数据对象88

3.3.4数据类型92

3.3.5操作运算符96

3.4 VHDL的常用语句100

3.4.1并行语句100

3.4.2顺序语句105

第4章Quartus Ⅱ集成环境111

4.1概述111

4.2 Quartus Ⅱ的安装112

4.3 Quartus Ⅱ10.0图形用户界面118

4.4设计输入121

4.4.1创建一个新的工程123

4.4.2顶层实体文件的建立127

4.4.3子模块文件的建立133

4.5编译设计143

4.5.1编译设置144

4.5.2执行完整的编译147

4.5.3引脚分配150

4.5.4查看适配结果154

4.6时序分析157

4.6.1传统时序分析器157

4.6.2打开TimeQuest时序分析器158

4.6.3创建时序网表160

4.6.4建立时钟约束及报告160

4.6.5 I/O约束及报告162

4.6.6查看详细的时序报告164

4.6.7时序驱动的编译167

4.7仿真167

4.7.1 Quartus Ⅱ仿真器168

4.7.2 Modelsim-Altera仿真170

4.8 SignalTap Ⅱ逻辑分析仪177

4.8.1简介177

4.8.2 SignalTap Ⅱ逻辑分析仪的调试178

4.9 Quartus Ⅱ基于模块化的设计流程186

4.9.1渐进式编译186

4.9.2基于LogicLock的设计方法187

4.9.3创建LogicLock区域187

4.9.4自上而下渐进式编译流程189

4.9.5自下而上的LogicLock流程190

4.9.6在EDA工具集中使用LogicLock191

4.9.7使用渐进式编译实现时序逼近191

4.10 Quartus Ⅱ软件其它工具191

4.10.1信号探针SignalProbe191

4.10.2功耗分析PowerPlay Power Analyzer193

4.10.3存储器内容编辑In-System Memory Content Editor194

4.10.4外部逻辑分析仪接口工具194

第5章Quartus Ⅱ中的元器件库198

5.1 Megafunction库198

5.1.1算术运算宏模块库198

5.1.2逻辑门宏模块库209

5.1.3 I/O宏模块库213

5.1.4存储宏模块库214

5.2 Maxplus2库225

5.2.1时序电路模块225

5.2.2运算电路模块240

5.3 Primitives库246

5.3.1存储单元库247

5.3.2逻辑门库249

5.3.3缓冲器库249

5.3.4引脚库250

5.3.5其它模块250

第6章Altera器件编程与配置251

6.1 PLD器件测试电路板251

6.2 PLD器件的配置方式251

6.3下载电缆254

6.3.1 ByteBlaster Ⅱ并口下载电缆255

6.3.2 ByteBlaster MV并口下载电缆259

6.3.3 MasterBlaster串行/USB通信电缆262

6.3.4 USB-Blaster下载电缆264

6.3.5 EthernetBlaster通信电缆266

6.3.6 EthernetBlaster Ⅱ通信电缆272

6.4配置器件276

6.5 PS模式280

6.5.1电缆下载280

6.5.2利用MAX Ⅱ器件或微处理器作为外部主机配置286

6.6 JTAG模式289

6.6.1 Stratix器件配置290

6.6.2 Arria器件配置292

6.6.3 Cyclone器件配置293

6.7 AS模式298

6.7.1串行配置器件的在系统编程298

6.7.2配置芯片下载301

6.8 Quartus Ⅱ编程器的使用方法306

第7章FPGA设计中的基本问题309

7.1数的表示方法309

7.1.1无符号整数310

7.1.2二进制补码311

7.1.3无符号小数311

7.1.4带符号小数的二进制补码312

7.1.5格雷码313

7.1.6带符号整数314

7.1.7偏移二进制补码314

7.1.8浮点数和块浮点数315

7.1.9数的定标问题315

7.2有限字长的影响316

7.3时钟问题317

7.3.1全局时钟317

7.3.2门控时钟317

7.3.3多级逻辑时钟320

7.3.4行波时钟321

7.3.5多时钟系统322

7.3.6时钟网络问题324

7.4时序参数325

7.5冒险现象326

7.6清零和置位信号329

7.7信号的延时329

7.8信号的歪斜331

7.9流水线操作333

7.10电路结构与速度之间的关系335

7.11器件结构与处理算法的匹配337

7.12器件加密338

7.13设计文档339

第8章FPGA电路设计实例340

8.1 m序列产生器340

8.2任意序列产生器343

8.3数字相关器345

8.4汉明距离的电路计算348

8.4.1计数法349

8.4.2逻辑函数法350

8.4.3查找表法350

8.4.4求和网络法350

8.4.5组合应用351

8.5交织编码器355

8.5.1交织编码的原理355

8.5.2利用移位寄存器实现交织编码356

8.5.3利用存储器实现交织编码358

8.6直接数字频率合成361

8.7奇偶数分频器366

8.8串并/并串变换器370

8.9利用IP Core实现FFT和IFFT变换372

8.10线性时不变FIR滤波器376

8.11二进制相移键控（BPSK）调制器与解调器设计382

8.11.1 BPSK原理382

8.11.2 CPSK调制器VHDL设计384

8.11.3 CPSK解调器VHDL设计386

8.11.4 DPSK调制器VHDL设计388

8.11.5 DPSK解调器VHDL设计390

8.12数字基带信号传输码型发生器设计391

8.12.1常见的几种基带码391

8.12.2基带码发生器方框图及电路符号394

8.12.3基带码发生器VHDL程序与仿真395

附录A文件的后缀398

附录B相关网址检索403

参考文献405