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第1章 有限状态机和状态图以及数字电路和系统设计的基本概念1

1.1 概述1

1.2 学习资料1

1.3 小结18

第2章 使用状态图控制外部硬件分系统20

2.1 概述20

2.2 学习资料20

2.3 小结33

第3章 根据状态图综合硬件电路35

3.1 关于FSM的综合35

3.2 学习资料36

3.3 小结58

第4章 同步FSM设计59

4.1 传统状态图的综合方法59

4.2 处理未使用的状态61

4.3 信号高／低位指示系统63

4.3.1 使用测试平台测试FSM66

4.4 简易波形发生器67

4.4.1 采样频率和每种波形的采样个数70

4.5 骰子游戏70

4.5.1 骰子游戏系统公式72

4.6 二进制数据串行发送系统74

4.6.1 图4.1 5移位寄存器里的RE计数单元77

4.7 串行异步接收系统79

4.7.1 FSM公式82

4.8 加入奇偶校验的串行接收系统82

4.8.1 整合奇偶校验83

4.8.2 图4.2 6对应的D触发器公式85

4.9 异步串行发送系统87

4.9.1 异步串行发送系统公式89

4.10 看门狗电路90

4.10.1 D触发器公式92

4.10.2 输出公式92

4.11 小结94

第5章 运用独热编码技术设计FSM95

5.1 独热编码简介95

5.2 数据采集系统98

5.3 内存共享系统103

5.4 简易波形发生器105

5.4.1 工作原理106

5.4.2 解决方案107

5.4.3 D触发器输入端d对应的方程109

5.4.4 输出公式109

5.5 运用微处理器（微控制器）控制FSM109

5.6 存储芯片测试系统113

5.7 独热编码和第4章常规设计方法的对比116

5.8 动态存储空间访问控制系统117

5.8.1 触发器公式121

5.8.2 输出公式121

5.9 如何运用微处理器来控制DMA系统122

5.10 使用FSM检测连续的二进制序列124

5.11 小结132

第6章 Verilog HDL133

6.1 硬件描述语言背景介绍133

6.2 用Verilog HDL进行硬件建模：模块135

6.3 模块的嵌套：建立构架139

6.4 Verilog HDL仿真：一个完整的设计过程142

参考文献149

第7章 Verilog HDL体系150

7.1 内置基本单元和类150

7.1.1 Verilog的类150

7.1.2 Verilog逻辑值和数字值153

7.1.3 如何赋值156

7.1.4 Verilog HDL基本门电路157

7.2 操作符和描述语句159

7.3 Verilog HDL操作符运用案例：汉明码编码器172

7.3.1 汉明码编码器的仿真173

参考文献182

第8章 运用Verilog HDL描述组合逻辑和时序逻辑183

8.1 描述数据流模式：回顾连续赋值语句183

8.2 描述行为模式：时序模块184

8.3 时序语句模块：阻塞和非阻塞189

8.3.1 时序语句190

8.4 用时序模块描述组合逻辑194

8.5 用时序模块描述时序逻辑202

8.6 描述存储芯片214

8.7 描述FSM223

8.7.1 实例1：国际象棋比赛计时器227

8.7.2 实例2：带有自动落锁功能的密码锁FSM234

参考文献248

第9章 异步FSM249

9.1 概述249

9.2 事件触发逻辑的设计250

9.3 使用时序公式综合事件FSM254

9.3.1 捷径法则256

9.4 在可编程逻辑器件里运用乘积求和公式的设计方法256

9.4.1 去掉当前状态和下一个状态的标记：n和n+1257

9.5 运用事件触发的方法设计带有指示功能的单脉冲发生器FSM258

9.6 另一个事件触发FSM的完整案例260

9.6.1 重要说明260

9.6.2 带有电流监视器的电机控制系统260

9.7 用FSM控制悬停式割草机265

9.7.1 系统描述和解决方案265

9.8 没有输入条件的状态切换269

9.9 特例：微处理器地址空间响应270

9.10 运用米利（Mealy）型输出271

9.10.1 水箱水位控制系统的解决方案271

9.11 使用继电器的电路274

9.12 事件触发FSM里竞争冒险的条件277

9.12.1 输入信号之间的竞争277

9.12.2 二次状态变量之间的竞争278

9.12.3 主要变量和二次变量之间的竞争278

9.13 用微处理器系统产生等待周期279

9.14 用异步FSM设计甩干系统281

9.15 使用两路分支要注意的问题287

9.16 小结290

参考文献290

第10章 佩特里（Petri）网络291

10.1 简易佩特里网络概述291

10.2 使用佩特里网络设计简单时序逻辑296

10.3 并行佩特里网络297

10.3.1 另一个并行佩特里网络案例301

10.4 并行佩特里网络里的同步传输302

10.4.1 弧线的有效和失效302

10.5 用有效弧线和失效弧线同步两个佩特里网络304

10.6 共享资源的控制305

10.7 二进制数据的串行接收器307

10.7.1 第一个佩特里网络的公式311

10.7.2 第一个佩特里网络输出公式311

10.7.3 主佩特里网络公式311

10.7.4 主网络输出公式311

10.7.5 移位寄存器312

10.7.6 移位寄存器的公式312

10.7.7 4位计数器313

10.7.8 数据锁存器313

10.8 小结314

参考文献314

附录315

附录A 本书所使用的逻辑门和布尔代数315

A.1 本书涉及的基本逻辑门符号和布尔代数表达式315

A.2 异或门和同或门315

A.3 布尔代数法则316

A.3.1 基本或法则317

A.3.2 基本与法则317

A.3.3 结合律和交换律318

A.3.4 分配律318

A.3.5 针对静态逻辑1竞争冒险的辅助法则318

A.3.6 统一法则318

A.3.7 逻辑门里信号的延迟效应320

A.3.8 De Morgan法则321

A.4 运用布尔代数的一些例子322

A.4.1 将与门和或门转换成与非门322

A.4.2 将与门和或门转换成或非门322

A.4.3 逻辑相邻定律322

A.5 小结323

附录B 计数器和移位寄存器电路设计方法323

B.1 同步二进制递增或递减计数器323

B.2 用T触发器构建4位同步递增计数器325

B.3 并行加载计数器：运用T触发器328

B.4 在低成本PLD器件平台上用D触发器来构建并行加载计数器329

B.5 二进制递增计数器：带有并行输入330

B.6 驱动计数器（包括FSM）的时钟电路331

B.7 使用自由状态设计计数器331

B.8 移位寄存器332

B.9 第4章里的异步接收器335

B.9.1 异步接收器中用到的11位移位寄存器335

B.9.2 4位计数器338

B.9.3 第4章异步接收模块的系统仿真340

B.10 小结341

附录C 使用Verilog HDL仿真FSM342

C.1 概述342

C.2 单脉冲同步FSM设计：使用Verilog HDL仿真342

C.2.1 系统概述342

C.2.2 模块框图342

C.2.3 状态图342

C.2.4 状态图对应的公式342

C.2.5 Verilog描述代码343

C.3 测试平台和其存在的目的346

C.4 使用SynaptiCAD公司的VeriLogger Extreme仿真器349

C.5 小结352

附录D 运用Verilog行为模式构建FSM353

D.1 概述353

D.2 回顾带有指示功能的单脉冲／多脉冲发生器FSM353

D.3 5.6节中存储芯片测试系统358

D.4 小结361