高级ASIC芯片综合 使用Synopsys Design Compiler tm Physical Compiler tm和PrimeTime （第二版）PDF|Epub|txt|kindle电子书版本网盘下载

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第1章 ASIC设计方法学1

1.1 传统的设计流程1

1.1.1 规范和RTL编码3

1.1.2 动态仿真4

1.1.3 约束、综合和扫描插入5

1.1.4 形式验证6

1.1.5 使用PrimeTime进行静态时序分析7

1.1.6 布局、布线和验证8

1.1.7 工程改变命令9

1.2 Physical Compiler流程10

1.2.1 物理综合11

1.3 小结12

第2章 入门指南静态时序分析与综合13

2.1 设计示例14

2.2 初始设置14

2.3 传统流程15

2.3.1 布图前的步骤15

2.3.2 布图后步骤27

2.4 Physical Compiler流程32

2.5 小结32

第3章 基本概念33

3.1 Synopsys产品33

3.2 综合环境35

3.2.1 启动文件35

3.2.2 系统库变量36

3.3 对象、变量和属性37

3.3.1 设计对象38

3.3.2 变量38

3.3.3 属性39

3.4 找寻设计对象40

3.5 Synopsys格式40

3.6 数据组织41

3.7 设计输入41

3.8 编译指令43

3.8.1 HDL编译器指令43

3.8.2 VHDL编译器指令44

3.9 小结45

第4章 Synopsys工艺库47

4.1 工艺库47

4.1.1 逻辑库47

4.1.2 物理库48

4.2 逻辑库基础48

4.2.1 库类48

4.2.2 库级属性49

4.2.3 环境描述49

4.2.4 单元描述53

4.3 延时计算56

4.3.1 延时模型56

4.3.2 延时计算问题57

4.4 何谓好库？58

4.5 小结59

第5章 划分和编码风格61

5.1 综合划分61

5.2 何谓RTL？63

5.2.1 软件与硬件63

5.3 通用指导方针63

5.3.1 工艺无关64

5.3.2 时钟相关逻辑64

5.3.3 顶层没有粘合逻辑64

5.3.4 模块名与文件名一致65

5.3.5 压焊块同核心逻辑相分离65

5.3.6 最小化不必要的层次65

5.3.7 寄存所有输出65

5.3.8 FSM综合指导66

5.4 逻辑推断66

5.4.1 不完全敏感信号表66

5.4.2 存储元件推断67

5.4.3 多路选择器推断71

5.4.4 三态推断73

5.5 顺序相关73

5.5.1 Verilog中阻塞与非阻塞赋值74

5.5.2 VHDL中的信号与变量74

5.6 小结75

第6章 设计约束77

6.1 环境与约束77

6.1.1 设计环境77

6.1.2 设计约束81

6.2 高级约束85

6.3 时钟问题87

6.3.1 布图前87

6.3.2 布图后88

6.3.3 生成的时钟89

6.4 综合实例90

6.5 小结92

第7章 优化设计93

7.1 设计空间探索93

7.2 总的负松弛96

7.3 编译策略97

7.3.1 自顶向下层次化编译97

7.3.2 时间预算编译98

7.3.3 Compile-Characterize-Write-Script-Recompile99

7.3.4 设计预算100

7.4 多个实例解析101

7.5 优化技巧102

7.5.1 编译设计103

7.5.2 展平和构造104

7.5.3 消除层次106

7.5.4 优化时钟网络107

7.5.5 面积优化109

7.6 小结109

第8章 可测性设计111

8.1 DFT类型111

8.1.1 存储器和逻辑BIST111

8.1.2 边界扫描DFT112

8.2 扫描插入112

8.2.1 移位周期和捕获周期113

8.2.2 RTL检查115

8.2.3 使设计可扫描116

8.2.4 现有扫描118

8.2.5 扫描链排序119

8.2.6 测试图案生成121

8.2.7 综合实例121

8.3 DFT指导方针122

8.3.1 三态总线竞争123

8.3.2 锁存器123

8.3.3 门控复位或预置123

8.3.4 门控时钟或生成时钟123

8.3.5 使用单时钟沿124

8.3.6 多时钟域125

8.3.7 排序扫描链以最小化时钟扭斜125

8.3.8 因存储单元而不可扫描的逻辑125

8.4 小结126

第9章 LINKS TO LAYOUT和布图后优化——包括时钟树插入129

9.1 为布图生成网表130

9.1.1 唯一化131

9.1.2 为布图修改网表132

9.1.3 移除未连接的端口132

9.1.4 可见的端口名133

9.1.5 Verilog特殊语句133

9.1.6 无意的时钟或复位门控134

9.1.7 未解析的引用135

9.2 布图135

9.2.1 布图规划135

9.2.2 时钟插入139

9.2.3 时钟树到Design Compiler的转移141

9.2.4 布线143

9.2.5 提取143

9.3 布图后优化147

9.3.1 反标注和自定义连线负载147

9.3.2 在位优化149

9.3.3 基于位置的优化150

9.3.4 修正保持时间违例151

9.4 小结154

第10章 物理综合155

10.1 初始化设置155

10.1.1 重要变量156

10.2 作业模式156

10.2.1 RTL到布局后的门157

10.2.2 门到布局后的门158

10.3 其他PhyC命令162

10.4 Physical Compiler问题163

10.5 后端流程164

10.6 小结164

第11章 SDF生成——为动态时序仿真167

11.1 SDF文件167

11.2 SDF文件生成169

11.2.1 生成布图前SDF文件170

11.2.2 生成布图后SDF文件171

11.2.3 时序检查相关问题172

11.2.4 虚假延迟计算问题173

11.2.5 组合174

11.3 小结176

第12章 PRIMETIME基础177

12.1 导言177

12.1.1 调用PT178

12.1.2 PrimeTime环境178

12.13 自动命令转换179

12.2 Tcl基础179

12.2.1 命令置换180

12.2.2 列表180

12.2.3 流控制和循环181

12.3 PrimeTime命令182

12.3.1 设计输入182

12.3.2 时钟规范182

12.3.3 时序分析命令186

12.3.4 其他各种命令190

12.4 小结193

第13章 静态时序分析——使用PrimeTime195

13.1 为何要进行静态时序分析？195

13.1.1 分析什么？196

13.2 时序例外196

13.2.1 多周期路径197

13.2.2 虚假路径198

13.3 禁止时序弧201

13.3.1 分别禁止时序弧201

13.3.2 情况分析202

13.4 环境与约束203

13.4.1 工作条件——困难的选择203

13.5 布图前204

13.5.1 布图前时钟规范204

13.5.2 时序分析205

13.6 布图后207

13.6.1 反标注什么207

13.6.2 布图后时钟规范208

13.6.3 时序分析209

13.7 分析报告212

13.7.1 布局前建立时间分析报告212

13.7.2 布图前保持时间分析报告214

13.7.3 布图后建立时间分析报告216

13.7.4 布图后保持时间分析报告218

13.8 高级分析219

13.8.1 详细的时序报告219

13.8.2 单元交换222

13.8.3 瓶颈分析223

13.8.4 门控时钟检查225

13.9 小结228

附录A 使用Physical Compiler的一个新的时序闭合方法229

附录B Makefile实例239