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经典篇2

第1章 数字逻辑基础2

1.1 概述2

1.1.1 模拟信号及数字信号2

1.1.2 数字抽象3

1.1.3 数字信号传输时对“0”“1”的处理4

1.2 数制与码制5

1.2.1 数制5

1.2.2 码制9

1.2.3 常用编码11

1.3 数字逻辑设计基础13

1.3.1 逻辑代数13

1.3.2 逻辑函数的表示方法17

1.3.3 逻辑函数的化简19

1.3.4 逻辑门电路31

习题41

第2章 组合逻辑电路44

2.1 概述44

2.2 组合逻辑电路的分析45

2.2.1 组合逻辑电路的分析方法45

2.2.2 组合逻辑电路的分析举例46

2.3 常用的组合逻辑电路47

2.3.1 编码器47

2.3.2 译码器52

2.3.3 数据选择器58

2.3.4 数值比较器61

2.3.5 加法器65

2.4 组合逻辑电路的设计72

2.4.1 组合逻辑电路的设计方法72

2.4.2 组合逻辑电路的设计举例73

2.5 组合逻辑电路的时序分析77

习题81

第3章 时序逻辑电路83

3.1 概述83

3.1.1 时序电路的基本概念及特点83

3.1.2 时序电路逻辑功能的表示方法84

3.1.3 时序电路的分类86

3.2 锁存器与触发器86

3.2.1 锁存器86

3.2.2 触发器90

3.3 时序电路的分析98

3.3.1 时序电路的分析方法98

3.3.2 时序电路的分析举例98

3.4 常用的时序逻辑电路101

3.4.1 寄存器101

3.4.2 计数器105

3.5 时序电路的设计方法120

3.6 时序逻辑电路时序分析的基本概念125

习题128

现代篇133

第4章 硬件描述语言Verilog HDL133

4.1 HDL简介133

4.1.1 关于硬件描述语言133

4.1.2 Verilog HDL的特点135

4.1.3 硬件描述语言的发展趋势135

4.2 初步认知136

4.2.1 门级风格的描述136

4.2.2 数据流风格的描述136

4.2.3 行为风格的描述137

4.2.4 测试平台的编写137

4.2.5 使用ModelSim进行仿真138

4.2.6 Verilog HDL在电路综合中的应用141

4.3 Verilog HDL基本知识141

4.3.1 标识符和关键字141

4.3.2 编写格式142

4.3.3 模块和端口142

4.3.4 系统任务和系统函数144

4.3.5 常用编译器指令145

4.4 数据类型、操作符和表达式146

4.4.1 值的种类146

4.4.2 数据类型148

4.4.3 操作符151

4.4.4 表达式157

4.5 数据流建模157

4.6 行为级建模157

4.6.1 过程结构157

4.6.2 时序控制159

4.6.3 语句块160

4.6.4 过程性赋值161

4.6.5 过程性连续赋值163

4.6.6 几种赋值方式的对比163

4.6.7 分支语句163

4.6.8 循环控制语句165

4.6.9 任务和函数167

4.7 结构级建模167

4.7.1 Verilog HDL的4个抽象层次167

4.7.2 内置基本门级元件167

4.7.3 结构建模170

4.7.4 用户自定义元件（UDP）171

4.8 测试平台及测试激励171

4.9 良好的编程风格172

习题172

第5章 基于EDA的数字逻辑电路设计基础175

5.1 EDA技术简介175

5.1.1 EDA技术及其发展175

5.1.2 EDA技术实现的目标176

5.1.3 EDA和传统设计方法的比较176

5.1.4 EDA技术的发展趋势177

5.2 EDA设计流程及工具177

5.2.1 数字系统设计的一般步骤177

5.2.2 EDA工具及其作用178

5.3 FPGA简介180

5.3.1 关于FPGA180

5.3.2 FPGA的基本分类181

5.3.3 FPGA的体系结构181

5.3.4 FPGA主流厂商简介181

5.3.5 集成开发环境Libero IDE181

5.4 IP核基础181

5.4.1 IP技术概述181

5.4.2 ActelIP核简介182

5.5 EDA开发综合实例182

5.5.1 实例一：ModelSim的使用182

5.5.2 实例二：Libero IDE完整设计流程189

5.5.3 实例三：SmartDesign的使用190

习题190

第6章 基于EDA的组合电路设计、综合及验证192

6.1 基本逻辑门电路192

6.1.1 基本逻辑门电路的Verilog设计192

6.1.2 基本逻辑门电路的综合192

6.1.3 测试平台设计193

6.1.4 基本逻辑门电路的验证193

6.2 编码器193

6.2.1 8-3编码器194

6.2.2 综合结果分析197

6.2.3 74HC 148设计199

6.3 译码器200

6.3.1 3-8译码器200

6.3.2 扩展型4511设计202

6.4 数据选择器203

6.5 数值比较器204

6.5.1 4位数值比较器204

6.5.2 74HC85设计205

6.6 加法器206

6.6.1 4位串行（行波）进位加法器206

6.6.2 4位超前进位加法器207

6.7 乘法器208

6.8 组合逻辑电路的竞争冒险问题208

6.8.1 竞争冒险分析208

6.8.2 竞争冒险的解决方法210

6.8.3 进一步分析211

6.9 组合逻辑电路的综合性实例212

6.9.1 实例一：补码生成电路212

6.9.2 实例二：有符号数的比较电路设计213

6.9.3 实例三：有符号数的加法电路设计216

6.9.4 实例四：8位二进制数转换为十进制数的电路设计219

6.9.5 实例五：编码器扩展电路设计220

习题225

第7章 基于EDA的时序电路设计、综合及验证228

7.1 锁存器228

7.2 触发器228

7.2.1 D触发器228

7.2.2 RS触发器230

7.2.3 JK触发器（同步）230

7.2.4 T触发器（异步清零）232

7.3 寄存器233

7.3.1 基本寄存器233

7.3.2 移位寄存器（并入并出单向左移）235

7.3.3 移位寄存器（并入串出单向左移）236

7.3.4 移位寄存器（串入并出单向左移）236

7.3.5 移位寄存器（串入串出单向左移）236

7.4 寄存器传输237

7.5 计数器237

7.5.1 计数器（4位二进制加法）237

7.5.2 74HC161设计238

7.6 有限状态机239

7.6.1 有限状态机概述239

7.6.2 有限状态机的设计方法242

7.6.3 基于状态转换图（STG）的FSM设计实例248

7.6.4 基于算法状态图（ASM）的FSM设计254

7.6.5 有限状态机设计总结255

7.7 时序逻辑电路的综合性实例255

7.7.1 实例一：计数器数码管显示电路设计255

7.7.2 实例二：4位数码管动态扫描显示电路的设计256

7.7.3 实例三：交通灯控制器260

7.7.4 实例四：键盘扫描器和编码器267

7.7.5 实例五：短跑计时器267

习题267

实验篇269

第8章 实验269

8.1 数字逻辑及系统设计实验箱介绍269

8.2 基于实验箱的数字逻辑实验270

8.2.1 基本门电路270

8.2.2 门电路综合实验271

8.2.3 组合逻辑电路275

8.2.4 时序逻辑电路278

8.3 数字逻辑综合实验282

8.3.1 组合逻辑综合实验282

8.3.2 时序逻辑综合实验283

8.4 数字逻辑基础设计仿真及验证287

8.4.1 基本门电路287

8.4.2 组合逻辑电路288

8.4.3 时序逻辑电路291

8.5 数字逻辑综合设计仿真及验证299

8.5.1 基于Verilog HDL的组合逻辑综合实验299

8.5.2 基于Verilog HDL的时序逻辑综合实验300

参考文献307