图书介绍
综合与时序分析的设计约束 Synopsys设计约束（SDC）实用指南PDF|Epub|txt|kindle电子书版本网盘下载
- （美）斯里达尔·甘加达兰等著；韩德强等译 著
- 出版社： 北京：机械工业出版社
- ISBN：9787111588948
- 出版时间：2018
- 标注页数：176页
- 文件大小：28MB
- 文件页数：193页
- 主题词：集成电路－电路设计－指南
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图书目录
第1章 绪论1
1.1 ASIC设计流程1
1.2 FPGA设计流程4
1.3 ASIC和FPGA设计流程中的时序约束6
1.4 纳米级设计中的时序约束问题6
1.5 小结7
第2章 综合的基础知识8
2.1 综合的解释8
2.2 时序约束在综合中的作用8
2.2.1 优化9
2.2.2 输入重排序9
2.2.3 输入缓冲10
2.2.4 输出缓冲11
2.3 综合中面临的普遍问题11
2.3.1 设计划分11
2.3.2 更新约束12
2.3.3 多时钟设计12
2.4 小结12
第3章 时序分析与约束14
3.1 静态时序分析14
3.2 时序约束在STA中的作用15
3.2.1 约束作为声明16
3.2.2 约束作为断言16
3.2.3 约束作为指令16
3.2.4 约束作为异常17
3.2.5 约束的角色变化17
3.3 STA中的常见问题18
3.3.1 无功能检查18
3.3.2 无声明检查18
3.3.3 要求正确18
3.3.4 约束中的常见错误19
3.3.5 好约束的特征20
3.4 延迟计算与STA21
3.5 时序路径21
3.5.1 起点和终点22
3.5.2 打断路径23
3.5.3 功能路径与时序路径23
3.5.4 时钟路径与数据路径23
3.6 建立与保持24
3.6.1 建立分析24
3.6.2 保持分析24
3.6.3 其他分析25
3.7 裕度25
3.8 片上变化26
3.9 小结27
第4章 通过Tcl扩展SDC28
4.1 时序约束的历史28
4.2 Tcl基础知识29
4.2.1 Tcl变量29
4.2.2 Tcl列表30
4.2.3 Tcl表达式与运算符31
4.2.4 Tcl的控制流语句31
4.2.5 其他Tcl命令33
4.3 SDC综述33
4.3.1 时序约束34
4.3.2 面积与功率约束34
4.3.3 设计规则约束34
4.3.4 接口约束34
4.3.5 特定模式和配置约束34
4.3.6 设计约束异常35
4.3.7 其他命令35
4.4 SDC中的设计查询35
4.5 SDC作为标准36
4.6 小结36
第5章 时钟37
5.1 时钟周期和频率37
5.2 时钟沿和占空比38
5.3 creat_clock39
5.3.1 定义时钟周期39
5.3.2 标识时钟源39
5.3.3 命名时钟40
5.3.4 指定占空比40
5.3.5 同源多时钟41
5.3.6 注释时钟42
5.4 虚拟时钟42
5.5 其他时钟特征43
5.6 时钟规格的重要性43
5.7 小结44
第6章 生成时钟45
6.1 时钟分频器45
6.2 时钟乘法器46
6.3 时钟门控46
6.4 create_generated_clock47
6.4.1 定义生成时钟的对象47
6.4.2 定义生成时钟的源48
6.4.3 时钟命名48
6.4.4 设定生成时钟的特性48
6.4.5 时钟沿位移51
6.4.6 多个同源时钟52
6.4.7 使能组合电路路径53
6.5 生成时钟相关的注意事项54
6.6 小结54
第7章 时钟组55
7.1 建立和保持时序检查55
7.1.1 高速至低速时钟56
7.1.2 低速至高速时钟57
7.1.3 多个时钟于不同周期内同步57
7.1.4 异步时钟58
7.2 逻辑和物理独立时钟58
7.3 串扰59
7.4 set_clock_group60
7.5 时钟组相关的注意事项62
7.6 小结62
第8章 其他时钟特性63
8.1 过渡时间63
8.2 set_clock_transition64
8.3 偏斜和抖动65
8.4 set_clock_uncertainty65
8.4.1 内部时钟不确定度66
8.4.2 交互时钟不确定度66
8.5 时钟延迟67
8.6 set_clock_latency68
8.7 时钟路径的单边性70
8.8 set_clock_sense71
8.9 理想网络72
8.10 小结73
第9章 端口延迟74
9.1 输入有效74
9.1.1 最小和最大有效时间75
9.1.2 多时钟75
9.1.3 理解输入信号的到达时间76
9.2 输出要求77
9.2.1 最小和最大要求时间78
9.2.2 多个参考事件78
9.2.3 理解输出要求时间79
9.3 set_input_delay79
9.3.1 时钟规格79
9.3.2 -level_sensitive80
9.3.3 rise/fall限定符80
9.3.4 min/max限定符81
9.3.5 -add_delay81
9.3.6 时钟延迟82
9.3.7 完成输入延迟约束83
9.4 set_output_delay83
9.4.1 时钟规格83
9.4.2 -level_sensitive83
9.4.3 rise/fall限定符84
9.4.4 min/max限定符84
9.4.5 -add_delay84
9.4.6 时钟延迟84
9.4.7 完成输出延迟约束84
9.5 输入延迟和输出延迟之间的关系84
9.6 时序分析实例85
9.6.1 输入延迟：最大输入延迟86
9.6.2 输入延迟：最小输入延迟87
9.6.3 输出延迟：最大输出延迟87
9.6.4 输出延迟：最小输出延迟88
9.7 负延迟89
9.8 小结90
第10章 完整的端口约束91
10.1 驱动能力91
10.2 驱动单元93
10.3 输入过渡97
10.4 扇出数98
10.5 扇出负载98
10.6 负载99
10.6.1 净电容99
10.6.2 调整引脚负载99
10.6.3 负载类型100
10.6.4 负载和扇出负载100
10.6.5 输入负载101
10.7 小结101
第11章 虚假路径102
11.1 简介102
11.2 set_false_path102
11.3 路径规格103
11.4 过渡过程规格105
11.5 建立/保持规格107
11.6 虚假路径的类型107
11.6.1 组合电路的虚假路径108
11.6.2 时序电路的虚假路径108
11.6.3 动态激活的虚假路径108
11.6.4 时序的虚假路径109
11.6.5 基于总线协议的虚假路径110
11.6.6 虚拟时钟和真实时钟之间的虚假路径110
11.7 set_disable_timing112
11.8 虚假路径的问题112
11.9 小结113
第12章 多周期路径114
12.1 多周期路径的SDC命令114
12.2 路径和过渡过程规格115
12.3 建立/保持规格115
12.4 位移量116
12.5 多周期规格实例119
12.5.1 基于FSM的数据传输119
12.5.2 源同步接口119
12.5.3 复位121
12.5.4 异步时钟121
12.5.5 大数据路径宏122
12.5.6 多模式122
12.6 小结122
第13章 组合电路路径123
13.1 set_max_delay123
13.2 set_min_delay124
13.3 输入/输出延时124
13.3.1 用无关时钟约束124
13.3.2 用虚拟时钟约束125
13.3.3 用相关时钟约束125
13.4 最小/最大延迟与输入/输出延迟的对比126
13.5 直通127
13.6 点到点异常129
13.7 路径阻断130
13.8 小结131
第14章 模式分析132
14.1 使用模式132
14.2 多模式132
14.3 单模式与合并模式的对比133
14.4 设置模式134
14.5 其他约束136
14.6 模式分析挑战136
14.6.1 时序终止迭代136
14.6.2 时序路径丢失137
14.7 冲突模式137
14.8 模式名称138
14.9 小结139
第15章 约束管理140
15.1 自顶向下的方法140
15.2 自底向上的方法140
15.3 自顶向下和自底向上相结合的设计方法143
15.4 多模式合并145
15.4.1 选择悲观时钟147
15.4.2 时钟互斥147
15.4.3 部分专用时钟148
15.4.4 合并功能和测试模式149
15.4.5 合并同一时钟的I/O延迟150
15.4.6 使用不同的时钟合并I/O延迟151
15.5 管理约束的挑战151
15.6 小结153
第16章 其他SDC命令154
16.1 工作条件154
16.1.1 多分析条件155
16.1.2 set_operating_conditions156
16.1.3 降额157
16.2 单位158
16.3 层次分离器158
16.3.1 set_hierarchy_separator159
16.3.2 -hsc159
16.4 设计范围160
16.5 导线载荷模型161
16.5.1 导线载荷最小尺寸162
16.5.2 导线载荷模式162
16.5.3 导线载荷选择组163
16.6 面积约束163
16.7 功率约束164
16.7.1 电压岛164
16.7.2 电平移位器165
16.7.3 功率目标165
16.8 小结166
第17章 XDC： Xinx对SDC的扩展167
17.1 时钟167
17.1.1 主时钟和虚拟时钟167
17.1.2 生成时钟168
17.1.3 查询时钟169
17.1.4 时钟组170
17.1.5 传播时钟和延迟171
17.1.6 时钟不确定度172
17.2 时序异常173
17.3 布局约束173
17.4 在Xilinx Tcl Shell中集成SDC174
17.5 小结174
参考文献175